KR19980015778A - 반도체 소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명에 의한 반도체 소자의 커패시터 제조 방법에 대해 기재되어 있다.
트랜지스터가 형성된 반도체 기판 상에 산화막을 사용하여 층간 절연층을 형성하는 단계; 상기 트랜지스터중 소오스 영역이 노출될 수 있게 상기 층간 절연층을 식각하여 콘택 홀을 형성하는 단계; 상기 층간 절연층의 표면에 절연막을 형성하는 단계; 상기 반도체 기판 상에 완충 산화막 식각액(BOE;Buffered Oxide Etchant)에 대해 식각율이 다른 두 종류의 산화막을 차례로 증착하는 것을 반복함으로써 물질층을 형성하는 단계; 상기 콘택 홀을 포함한 소정 영역이 노출되도록 상기 물질층을 식각하는 단계; 완충 산화막 식각액을 사용하여 상기 물질층을 습식 식각함으로써 요철 모양의 물질층을 형성하는 단계; 상기 단계들로 형성된 결과물의 구조를 따라 도전 물질을 증착하여 도전층을 형성하는 단계; 상기 물질층이 드러날 떼까지 상기 도전층을 화학기계적 연마(CMP;Chemical Mechanival Polishing)하는 단계; 및 상기 물질층을 습식 식각하는 단계를 포함한다. 상기와 같이 요철 모양의 실린더형 스토리지 전극을 형성함으로써 종래에 비해 유효면적이 커져 정전용량이 증가된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실린더형 스토리지 전극의 유효면적을 크게하여 정전용량을 증가시킨 반도체 소자의 커패시터 제조 방법에 관한 것이다.
반도체 제조기술의 발달과 응용분야의 확장에 따라 대용량의 메모리 소자의 개발이 진척되고 있다
회로의 고집적화에 따라 단위 메모리 셀의 면적은 감소하지만 셀 커패시턴스는 특정한 값 이상을 가져야 한다.
메모리 셀에서의 커패시터는 스토리지 전극과 유전체 그리고 플레이트 전극으로 구성되며, 작은 면적내에서 보다 큰 커패시턴스를 얻기 위해서 다음과 같은 3가지 관점에서 연구가 이루어지고 있다.
첫째는 유전체막의 두께 감소, 둘째는 유전상수가 큰 물질의 사용, 셋쩨는 커패시터의 유효면적 증가라는 측면에서의 연구가 그것이다.
커패시터의 유효면적을 증가시키는 방법으로 다결정 실리콘상에 HSG(HemiSphere Grain, 반구형 결정)를 성장시키는 방법과 구조를 변경하는 방법이 있는데, 구조 변경 방법으로는 트렌치(trench), 스택(stack), 실린더(cylinder)형과 이들의 복합형 등이 있다.
도 1은 종래 기술에 의한 반도체 소자의 실린더형 커패시터를 나타낸다.
도면 참조 번호 11은 반도체 기판을, 13은 층간 절연층을, 14는 콘택 홀을, 15는 절연막을 그리고 17은 스토리지 전극을 각각 나타낸다.
트랜지스터(도시하지 않음)가 형성된 반도체 기판(11) 상에 산화막으로 층간 절연층(후속 공정에서 13으로 패터닝됨)을 형성하는 공정, 상기 트랜지스터중 소오스 영역(도시하지 않음)이 노출될 수 있게 상기 층간 절연층을 식각하여 콘택 홀(14) 및 층간 절연층(13)을 형성하는 공정, 상기 층간 절연층(13)의 표면에 절연막(15)을 형성하는 공정, 상기 절연막(15)이 형성된 반도체 기판(11) 상에 산화막(도시하지 않음)을 증착하는 공정, 상기 콘택 홀(14)을 포함한 소정 영역이 노출되도록 상기 산화막을 식각하는 공정, 상기 공정들로 형성된 결과물의 구조를 따라 도전 물질을 증착한 후 남아있는 산화막을 식각함으로써 스토리지 전극(17)을 형성하는 공정을 진행한다.
상기 절연막(15)은 SiN을 사용하여 형성하고 상기 스토리지 전극(17)은 불순물이 도핑된 다결정 실리콘을 사용하여 형성한다.
상기 산화막은 BPSG(Boron-Phosphorus Silicate Glass), SiH4등이 사용될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 실린더형 스토리지 전극의 유효면적을 크게하여 정전용량을 증가시킨 반도체 소자의 커패시터 제조 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 소자의 실린더형 커패시터를 나타낸다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 커패시터 제조 방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 트랜지스터가 형성된 반도체 기판 상에 산화막을 사용하여 층간 절연층을 형성하는 단계; 상기 트랜지스터중 소오스 영역이 노출될 수 있게 상기 층간 절연층을 식각하여 콘택 홀을 형성하는 단계; 상기 층간 절연층의 표면에 절연막을 형성하는 단계; 상기 반도체 기판 상에 완충 산화막 식각액(BOE;Buffered Oxide Etchant)에 대해 식각율이 다른 두 종류의 산화막을 차례로 증착하는 것을 반복함으로써 물질층을 형성하는 단계; 상기 콘택 홀을 포함한 소정 영역이 노출되도록 상기 물질층을 식각하는 단계; 완충 산화막 식각액을 사용하여 상기 물질층을 습식 식각함으로써 요철 모양의 물질층을 형성하는 단계; 상기 단계들로 형성된 결과물의 구조를 따라 도전 물질을 증착하여 도전층을 형성하는 단계; 상기 물질층이 드러날 떼까지 상기 도전층을 화학기계적 연마(CMP;Chemical Mechanival Polishing)하는 단계; 및 상기 물질층을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다.
본 발명에 의한 반도체 소자의 커패시터 제조 방법은 BOE에 대해 식각율이 다른 두 종류의 산화막을 사용하여 요철 모양의 실린더형 스토리지 전극을 형성함으로써 종래에 비해 유효면적이 커져 정전용량이 증가된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 커패시터 제조 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 21은 반도체 기판을, 23은 층간 절연층을, 24는 콘택 홀을, 25는 절연막을, 27·27a·27b·31·31a·31b·35·35a·35b는 제 1 산화막을, 29·29a·27b·33·33a·33b는 제 2 산화막을, 37은 감광막을, 39는 도전층을 그리고 39a는 스토리지 전극을 각각 나타낸다.
도 2a를 참조하면, 트랜지스터(도시하지 않음)가 형성된 반도체 기판(21) 상에 층간 절연층(후속 공정에서 23으로 패터닝됨)을 형성하는 공정, 상기 층간 절연층이 형성된 반도체 기판(21) 상에 감광막(도시하지 않음)을 증착하는 공정, 상기 트랜지스터중 소오스 영역(도시하지 않음)이 노출될 수 있게 상기 감광막을 패터닝하는 공정, 상기 패터닝된 감광막을 마스크로하여 상기 층간 절연층을 식각하여 콘택 홀(24) 및 층간 절연층(23)을 형성하는 공정, 상기 남아있는 감광막을 제거하는 공정, 상기 층간 절연층(23)의 표면에 절연막(25)을 형성하는 공정을 차례로 진행한다.
상기 층간 절연층(23)은 산화막을 사용하여 형성하고 상기 절연막(25)은 SiN을 사용하여 형성한다.
도 2b를 참조하면, 상기 절연막(25)이 형성된 반도체 기판(21) 상에 완충 산화막 식각액(BOE;Buffered Oxide Etchant)에 대해 식각율이 다른 두 종류의 산화막을 번갈아 증착함으로써 제 1 산화막(27,31,35)과 제 2 산화막(29,33)을 형성하는 공정, 상기 제 1 산화막(27,31,35)과 제 2 산화막(29,33)이 형성된 반도체 기판(21) 상에 감광막(후속 공정에서 37로 패터닝됨)을 증착하는 공정, 상기 콘택 홀(24)을 포함한 소정 영역이 노출되도록 상기 감광막을 패터닝함으로써 감광막(37)을 형성하는 공정을 차례로 진행한다.
상기 제 1 산화막(27,31,35)은 BPSG(Boron-Phosphorus Silicate Glass)를 사용하여 형성하고 상기 제 2 산화막(29,33)은 SiH4를 사용하여 형성한다.
상기 제 1 산화막(35) 상에 제 2 산화막과 제 1 산화막을 추가로 형성할 수 있다.도 2c를 참조하면, 상기 감광막(27)을 마스크로하여 상기 제 1 산화막(27,31,35)과 제 2 산화막(29,33)을 건식 식각함으로써 제 1 산화막(27a,31a,35a)과 제 2 산화막(29a,33a)를 형성한다.
도 2d를 참조하면, 완충 산화막 식각액을 사용하여 상기 제 1 산화막(27a,31a,35a)과 제 2 산화막(29a,33a)을 습식 식각함으로써 요철 모양의 제 1 산화막(27b,31b,35b)과 제 2 산화막(29b,33b)를 형성한다.
도 2e를 참조하면, 상기 공정들로 형성된 결과물의 구조를 따라 도전 물질을 증착하여 도전층(39)을 형성한다.
상기 도전층(39)은 불순물이 도핑된 다결정 실리콘을 사용하여 형성한다.
도 2f를 참조하면, 상기 제 1 산화막(27b,31b,35b)과 제 2 산화막(29b,33b)이 드러날 떼까지 상기 도전층(39)을 화학기계적 연마(CMP;Chemical Mechanival Polishing)함으로써 스토리지 전극(39a)을 형성한다.
도 2g를 참조하면, 상기 제 1 산화막(27b,31b,35b)과 제 2 산화막(29b,33b)을 습식 식각함으로써 요철 모양의 스토리지 전극(39a) 형성 공정이 완성된다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 커패시터 제조 방법은 BOE에 대해 식각율이 다른 두 종류의 산화막을 사용하여 요철 모양의 실린더형 스토리지 전극을 형성함으로써 종래에 비해 유효면적이 커져 정전용량이 증가된다.
Claims (1)
- 트랜지스터가 형성된 반도체 기판 상에 산화막을 사용하여 층간 절연층을 형성하는 단계;상기 트랜지스터중 소오스 영역이 노출될 수 있게 상기 층간 절연층을 식각하여 콘택 홀을 형성하는 단계;상기 층간 절연층의 표면에 절연막을 형성하는 단계;상기 반도체 기판 상에 완충 산화막 식각액(BOE;Buffered Oxide Etchant)에 대해 식각율이 다른 두 종류의 산화막을 차례로 증착하는 것을 반복함으로써 물질층을 형성하는 단계;상기 콘택 홀을 포함한 소정 영역이 노출되도록 상기 물질층을 식각하는 단계;완충 산화막 식각액을 사용하여 상기 물질층을 습식 식각함으로써 요철 모양의 물질층을 형성하는 단계;상기 단계들로 형성된 결과물의 구조를 따라 도전 물질을 증착하여 도전층을 형성하는 단계;상기 물질층이 드러날 떼까지 상기 도전층을 화학기계적 연마(CMP;Chemical Mechanival Polishing)하는 단계; 및상기 물질층을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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| KR1019960035216A KR19980015778A (ko) | 1996-08-23 | 1996-08-23 | 반도체 소자의 커패시터 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000001703A (ko) * | 1998-06-12 | 2000-01-15 | 윤종용 | 반도체 커패시터 제조방법 |
| KR100590798B1 (ko) * | 1999-07-26 | 2006-06-15 | 삼성전자주식회사 | 커패시터 형성 방법 |
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1996
- 1996-08-23 KR KR1019960035216A patent/KR19980015778A/ko not_active Application Discontinuation
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| KR20000001703A (ko) * | 1998-06-12 | 2000-01-15 | 윤종용 | 반도체 커패시터 제조방법 |
| KR100590798B1 (ko) * | 1999-07-26 | 2006-06-15 | 삼성전자주식회사 | 커패시터 형성 방법 |
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