KR960001338B1 - 반도체 소자의 전하저장전극 제조 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자의 전하저장전극 제조 방법

제1도 내지 11도는 본 발명에 의한 DRAM 셀의 전하저장전극 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 필드산화막

3 : 게이트산화막 4 : 게이트전극

5 : 소오스 및 드레인 확산영역 6 : 스페이서

7, 9, 13 : 산화막 8, 14 : 질화막

10, 17 : 감광막 11 : 콘택홀

12, 15 : 폴리실리콘막 16 : 전하저장전극

본 발명은 고집적화된 DRAM 셀에서 캐패시터의 전하저장전극 제조방법에 관한 것으로, 특히 적층형 캐패시터의 전하저장전극의 표면적을 극대화 시킬 수 있는 반도체소자의 전하저장전극 제조방법에 관한 것이다.

일반적으로 고집적화가 되어가면서 종래의 평면구조의 적층 캐패시터구조는 한계에 도달하게 된다. 그래서 캐패시터구조가 원통형, 핀구조 등이 대두하게 되었지만 이에 따른 공정의 복잡함이 문제가 되고 있다.

따라서 본 발명의 목적은 캐패시터구조는 원통형, 또는 핀구조와 유사하게 하나의 전하저장전극 마스크를 사용하여 비교적 간단한 공정으로 표면적을 더욱 증대시킨 반도체소자의 전하저장전극 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 반도체소자의 전하저장전극 제조방법에 있어서, 실리콘기판에 필드산화막을 형성하고, 전체구조 상부에 게이트산화막, 게이트전극을 형성한 다음에 소오스 및 드레인 확산영역을 형성하고 상기 게이트전극 측벽에 스페이서를 형성하여 전체구조 상부에 평탄화용 제1산화막, 제1질화막, 제2산화막을 차례로 중착시키는 제1단계, 상기 제1단계후에 저장노드 콘택홀을 마스크 패턴하여 상기 제2산화막, 제1질화막, 평탄화용 제1산화막을 차례로 식각한 후에 제1폴리실리콘막, 제3산화막, 제2질화막을 차례로 증착하여 감광막으로 전하저장전극을 마스크 패턴하는 제2단계, 상기 제2단계후에 상기 제2질화막, 제3산화막을 차례로 식각하되 식각률의 차를 이용하여 상기 제3산화막이 상기 제2질화막 보다 더욱더 많이 식각되도록 하는 제3단계, 상기 제3단계후에 제2폴리실리콘막을 증착하여 상기 제2질화막 상부의 제2폴리실리콘막을 식각하는 제4공정, 상기 제4공정후에 제2질화막, 제3산화막을 식각하여 상기 제1폴리실리콘막과 제2폴리실리콘막이 연결되어 전하저장전극을 형성하는 제5단계를 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하면, 제1도 내지 제11도는 본 발명에 의한 DRAM셀의 전하저장전극 제조공정도로서, 1은 실리콘기판, 2는 필드산화막, 3은 게이트산화막, 4는 게이트전극, 5는 소오스 및 드레인 확산영역, 6은 스페이서, 7, 9, 13은 산화막, 8, 14는 질화막, 10, 17는 감광막, 11은 콘택홀, 12, 15는 폴리실리콘막, 16은 전하저장전극을 각각 나타낸다.

제1도는 실리콘기판(1)의 예정된 부분에 필드산화막(2)을 형성하고, 전체구조 상부에 게이트산화막(3)과 워드라인용 폴리실리콘층을 적층한 다음, 워드라인 패턴공정으로 상기 폴리실리콘층의 소정부분을 제거하여 게이트전극(4)을 형성하고, 노출된 실리콘기판(1)에 이온주입 공정으로 소오스 및 드레인 화산영역(5)을 형성한 다음, 게이트전극(4) 측벽에 절연층 스페이서(6)를 형성하고, 전체구조 상부에 예정된 두께의 평탄화용 제1산화막(7), 제1질화막(8) 및 제2산화막(9)을 각각 적층시킨 상태의 단면도이다.

제2도는 후에 형성될 전하저장전극을 소오스 확산영역(5)에 콘택하기 위하여 감광막(10)을 제2산화막(9) 상부에 도포하고 콘택홀의 패턴을 제거하여 제1감광막 패턴(10A)을 형성한 상태의 단면도이다.

제3도는 상기 감광막(10) 패턴을 마스크로 하여 상기 증착된 제2산화막(9), 제1질화막(8) 및 평탄화용 제1산화막(7)을 순차적으로 제거하여 소오스 확산영역(5)을 노출시켜 콘택홀(11)을 형성하고, 감광막(10)을 제거한 상태의 단면도이다.

제4도는 전체구조 상부에 제1폴리실리콘막(12), 제3산화(13), 제2질화막(14)을 각각 예정된 두께로 적층한 상태의 단면도이다.

제5도는 전하저장전극 마스크를 이용하여 상기 제2질화막(14) 상부에 감광막 (17) 패턴을 형성한 단면도이다.

제6도는 상기 제5도의 감광막(17) 패턴후 제2질화막(14), 제2산화막(13)을 순차적으로 식각한 상태의 단면도이다.

제7도는 습식식각으로 제3산화막(13) 패턴크기를 감광막(17) 패턴크기 보다 작게 한 상태의 단면도이다. 이는 상기 제2질화막이 상기 제3산화막(13)보다 식각률이 상대적으로 적기 때문에 발생하게 된다.

제8도는 상기 제2감광막(17)을 제거한 다음 전하저장전극을 형성하기 위하여 상기 제2질화막(14)을 포함하는 상부 전체에 예정된 두께로 제2폴리실리콘막(15)을 증착한 상태의 단면도이다.

제9도는 상기 제2폴리실리콘막(15)을 비등방성 식각공정으로 식각함과 동시에 상기 제2질화막(14)상의 제2폴리실리콘막(15)을 식각한 상태의 단면도이다.

제10도는 상기 제2질화막(14)상의 제2폴리실리콘막(15) 식각공정으로 인하여 노출된 제2질화막(14)을 습식식각한 상태의 단면도이다.

제11도는 상기 제2질화막(14) 식각으로 인하여 노출된 상기 제2산화막(9)과 제3산화막(13)을 습식식각으로 제거하여 상기 제1폴리실리콘막(12)과 제2폴리실리콘막(15)이 상호 접속된 구조의 전하저장전극(16)이 이루어진 상태의 단면도이다.

상술한 바와같이 본 발명은 전하저장전극 형성 마스크 보다 작은 패턴을 형성함에 있어 각 구성물, 즉 폴리실리콘막, 질화막, 산화막의 식각율 차에 의하여 공정의 단순화 및 높은 캐패시턴스를 갖는 전하보존전극을 얻을 수 있는 효과가 있다.

Claims (1)

1. 반도체소자의 전하저장전극 제조방법에 있어서, 실리콘기판(1)에 필드산화막 (2)을 형성하고, 전체구조 상부에 게이트산화막(3), 게이트전극(4)를 형성한 다음에 소오스 및 드레인 확산영역(5)을 형성하고 상기 게이트전극(4) 측벽에 스페이서(6)를 형성하여 전체구조 상부에 평탄화용 제1산화막(7), 제1질화막(8), 제2산화막(9)을 차례로 증착시키는 제1단계, 상기 제1단계후에 저장노드 콘택홀(11)을 마스크 패턴하여 상기 제2산화막(9), 제1질화막(8), 평탄화용 제1산화막(7)을 차례로 식각한 후에 제1폴리실리콘막(12), 제3산화막(13), 제2질화막(14)를 차례로 증착하여 감광막(17)으로 전하저장전극을 마스크 패턴하는 제2단계, 상기 제2단계후에 상기 제2질화막(14), 제3산화막(13)을 차례로 식각하되 식각률의 차를 이용하여 상기 제3산화막(13)이 상기 제2질화막(14)보다 더욱더 많이 식각되도록 하는 제3단계, 상기 제3단계후에 제2폴리실리콘막(15)을 증착하여 상기 제2질화막(14) 상부의 제2폴리실리콘막(15)을 식각하는 제4단계, 상기 제4단계후에 제2질화막(14), 제3산화막(13)을 식각하여 상기 제1폴리실리콘막(12)과 제2폴리실리콘막(15)이 연결되어 전하저장전극(16)을 형성하는 제5단계를 구비하는 것을 특징으로 하는 반도체소자의 전하저장전극 제조방법.