KR0156169B1 - 반도체 메모리장치 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치 제조방법에 관한 것으로, 고집적 DRAM에 적당한 대용량의 커패시터를 제조하기 위한 것이다.

본 발명의 실리콘기판 소정 영역에 게이트와 소오스 및 드레인영역으로 이루어진 트랜지스터를 형성하는 단계와, 기판 전면에 절연층과 폴리실리콘층을 차례로 형성하는 단계, 상기 폴리실리콘층 및 절연층을 선택적으로 식각하여 상기 트랜지스터의 소오스 및 드레인영역을 노출시키는 스토리지노드 콘택을 형성하는 단계, ODE 에쳔트로 상기 스토리지노드 콘택 영역의 노출된 실리콘기판 부분 및 상기 폴리실리콘층 표면을 식각하는 단계, 기판과 반대도전형의 불순물을 고농도로 이온주입하는 단계, 기판 전면에 스토리지노드 형성용 도전층을 형성하는 단계, 상기 도전층 및 상기 폴리실리콘층을 소정패턴으로 패터닝하여 스토리지노드를 형성하는 단계, 상기 스토리지노드 전면에 커패시터 유전체막을 형성하는 단계, 및 상기 커패시터 유전체막 전면에 커패시터 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 반도체 메모리장치 제조방법에 관한 것이다.

Description

반도체 메모리장치 제조방법

제1도는 종래의 DRAM 커패시터 제조방법을 도시한 공정순서도.

제2도는 본 발명에 의한 DRAM 커패시터 제조방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2a : 필드산화막

2b : 게이트산화막 3 : 게이트전극

4a : 게이트 캡산화막 4b : 절연막측벽

4c : 절연층(CVD산화막) 5, 8 : 폴리실리콘층

6 : 커패시터 유전체막 7 : 커패시터 플레이터전극

9 : 소오스 및 드레인영역(n-영역) 10 : n⁺영역

11 : 포토레지스트

본 발명은 반도체 메모리장치 제조방법에 관한 것으로, 특히 고집적 DRAM(Dynamic Random Access Memory)에 적당하도록 한 커패시터 제조방법에 관한 것이다.

제1도에 종래의 DRAM 커패시터 제조방법을 공정순서에 따라 도시하였다.

먼저, 제1도(a)와 같이 실리콘기판(1) 소정영역에 플드산화막(2a)을 형성하여 소자분리영역과 활성영역을 구분한다.

이어서 제1도 (b)와 같이 게이트산화막(2b)과 게이트전극(3) 및 CVD(Chemical Vapor Depostition) 산화막(4a)을 차례로 형성한 후, 이들 적층막을 소정의 게이트 패턴으로 패터닝하여 게이트산화막(2b)과 게이트전극(3) 및 게이트 캡산화막(4a)을 형성한다. 이러서 CVD산화막을 기판 전면에 증착한 후, 이를 에치백하여 상기 게이트 측면에 절연막측벽(4b)을 형성한다.

다음에 제1도 (c)와 같이 기판 전면에 CVD산화막(4C)을 형성한 후, 사진식각공정에 의해 상기 CVD산화막(4c)을 선택적으로 식각하여 커패시터 스토리지노드가 접속될 콘택영역을 형성한 다음, 스토리지노드용 폴리시리콘층(5)을 기판 전면에 증착한다.

이어서 제1도 (d)와 같이 상기 폴리실리콘층(5)을 사진식각공정을 통해 소정패턴으로 패터닝하여 커패시터 스토리지노드를 형성하고, 그 전면에 커패시터 유전체막(6)을 형성하고 이위에 커패시터 플레이트전극(7)을 형성하여 커패시터를 완성한다.

이와 같이 형성되는 종래의 커패시터구조는 스토리지노드 면적이 작기 때문에 소자 작동을 위한 커패시턴스를 확보하기 위해서는 셀 크기가 커져야 하므로 고집접 DRAM소자에는 부적합하다.

본 발명은 고집적 DRAM에 적당한 대용량의 커패시터를 제조하는 방법으로 제공한는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 실리콘기판 소정영역에 게이트와 소오스 및 드레인영역으로 이루어진 트랜지스터를 형성하는 단계와, 기판 전면에 절연층과 폴리실리콘층을 차례로 형성하는 단계, 상기 폴리실리콘층 및 절연층을 선택적으로 식각하여 상기 트랜스터의 소오스 및 드레인영역을 노출시키는 스토리지노드 콘택을 형성하는 단계, ODE에쳔트로 상기 스토리지노드 콘택 영역의 노출된 실리콘기판 부분 및 상기 폴리실리콘층 표면을 식각하는 단계, 기판과 반대도전형의 불순물을 고농도로 이온주입하는 단계, 기판 전면에 스토리지노드 형성용 도전층을 형성하는 단계, 상기 도전층 및 상기 폴리실리콘층을 소정패턴으로 패터닝하여 스토리지노드를 형성하는 단계, 상기 스토리지노드 전면에 커패시터 유전체막을 형성하는 단계, 및 상기 커패시터 유전체막 전면에 커패시터 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2도는 본 발명에 의한 DRAM 커패시터 제조방법을 공정순서에 따라 도시하였다.

먼저, 제2도 (a)와 같이 실리콘기판(1) 소정영역에 필드산화막(2a)을 형성하여 소자분리영역과 활성영역을 구분한다.

이어서 제2도 (b)와 같이 게이트산화막(2b)과 게이트전극(3) 및 CVD(Chemical Vapor Deposition) 산화막(4a)을 차례로 형성한 후, 이들 적층막을 소정의 게이트 패턴으로 패터닝하여 게이트산화막(2b)과 게이트전극(3) 및 게이트 캡산화막(4a)을 형성한다. 이어서 CVD산화막을 기판 전면에 증착한 후, 이을 에치백하여 상기 게이트 측면에 절여막측벽(4B)을 형성한 다음 기판과 반대도전형(N형)의 불순물의 도핑에 의해 소오스 및 드레인영역(9)을 형성함으로써 게이트전극(3)과 소오스 및 드레인영역(9)으로 이루어진 셀트레지스터를 형성한다.

다음에 제2도 (c)와 같이 기판 전면에 CVD산화막(4c)과 폴리실리콘층(8)을 차례로 형성하고, 이위에 포토레지스트(11)를 도포한 후, 선택적으로 노광 및 현상하여 스토리지노드 콘택 형성을 위한 패턴을 형성한다.

다음에 제2도 (d)와 같이 상기 포토레지스트(11)를 마스크로 하여 상기 폴리실리콘층(8) 및 CVD산화막(4c)을 식각하여 스토리지노드 콘택을 형성한다.

이어서 제2도 (e)와 같이 ODE(Oriental Dependant Etch) 에쳔트(Etchant)로 식각을 행하여 스토리지노드 콘택 영역의 노출된 기판부분의 111면을 따라 식각이 되도록 함과 동시에 강기 폴리실리콘층(8) 표면에 요철부가 형성되도록 한다. 이때, 스토리지노드 콘택영역의 n-영역(소오스 및 드레인영역)이 식각되므로 n+이온주입을 실시하여 n⁺영역(10)을 형성한다.

다음에 제2도 (f)와 같이 기판 전면에 스토리지노드 형성을 위한 도전층으로서, 폴리실리콘층(5)을 증착한 후, 상기 폴리실리콘층(8) 및 폴리실리콘층(5)을 사진식각공정을 통해 소정의 스토리지노드 패턴으로 패터닝하여 스토리지노드를 형성한다.

이어서 제2도 (g)와 같이 커패시터 유전체막(6)을 형성하고, 그 전면에 커패시터 플레이트전극(7)을 형성함으로써 커패시터를 완성한다.

상기와 같이 본 발명은 스토리지노드 콘택형성후, ODE 에쳔트에 의해 스토리지노드 콘택영역의 실리콘기판 부분을 식각하므로 스토리지노드 콘택영역의 면적이 증가된다. 또한, 스토리지노드 형성용 제1도전층인 폴리실리콘층(8)이 ODE진행시 표면요철이 형성되어 스토리지노드 형성용 제2도전층인 폴리실리콘층(5)이 접하는 부분의 스토리지노드 표면적이 증가하게 되고, 폴리실리콘층(8)위에 폴리시리콘층(5)이 증착되어 그 단차에 의해 스토리지노드 면적이 커지게 되므로 커패시터 용량이 증대된다. 따라서 고집적 DRAM에 적합한 대용량의 커패시터를 얻을 수 있다.

Claims (4)

1. 실리콘기판 소정영역에 게이트와 소오스 및 드레인영역으로 이루어진 트랜지스터를 형성하는 단계와, 기판 전면에 절연층과 폴리실리콘층을 차례로 형성하는 단계, 상기 폴리실리콘층 및 절연층을 선택적으로 식각하여 상기 트랜지스터의 소오스 및 드레인영역을 노출시키는 스토리지노드 콘택을 형성하는 단계, ODE 에쳔트로 상기 스토리지노드 콘택 영역의 노출된 실리콘기판 부분 및 상기 폴리실리콘층 표면을 식각하는 단계, 기판과 반대도전형의 불순물을 고농도로 이온주입하는 단계, 기판 전면에 스토리지노드 형성용 도전층을 형성하는 단계, 상기 도전층 및 상기 폴리실리콘층을 소정패턴으로 패터닝하여 스토리지노드를 형성하는 단계, 상기 스토리지노드 전면에 커패시터 유전체막을 형성하는 단계, 및 상기 커패시터 유전체막 전면에 커패시터 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
2. 제1항에 있어서, 상기 절연층은 CVD산화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
3. 제1항에 있어서, 상기 제1도전층 및 제2도전층은 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
4. 제1항에 있어서, 상기 ODE 에쳔트로 상기 스토리지노드 콘택 영역의 노출된 실리콘기판 부분 및 상기 폴리실리콘층 표면을 식각하는 단계에서 상기 스토리지노드 콘택 영역의 노출된 기판부분의 111면을 따라 식각이 이루어짐과 동시에 상기 폴리실리콘층 표면에 요철부가 형성되는 것을 특징으로 하는 반도체 메모리장치 제조방법.