KR0151257B1 - 반도체 메모리장치 제조방법 - Google Patents
반도체 메모리장치 제조방법Info
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Abstract
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 단순한 공정에 의해 대용량의 축전용량을 가지는 반도체 메모리장치의 커패시터를 제조하기 위한 것이다.
본 발명은 반도체 기판에 게이트 절연막, 게이트전극, 소오스 및 드레인영역으로 이루어진 스위칭 트랜지스터를 형성하는 단계와, 스위칭 트랜지스터가 형성된 기판 전면에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 식각하여 상기 스위칭 트랜지스터의 소오스 또는 드레인영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀이 채워지도록 기판 전연에 제2절연막을 형성하는 단계, 상기 제2절연막 및 제1절연막을 소정 패턴으로 패터닝하여 제1절연막패턴 및 제2절연막패턴을 형성하는 단계, 상기 제1절연막패턴을 선택적으로 제거하는 단계, 상기 제2절연막패턴의 전표면상에 제1도전층을 형성하는 단계, 상기 제2절연막패턴을 마스크로 이용하여 상기 제1도전층을 선택적으로 식각하여 커패시터 스토리지전극을 형성하는 단계, 상기 제2절연막을 패턴을 제거하는 단계, 상기 커패시터 스토리지전극 전표면에 커패시터 유전체막을 형성하는 단계, 및 사기 커패시터 유전체막의 전면에 커패시터 플레이트전극을 형성하는 단계를 포함하여 이루어지는 반도체 메모리장치 제조방법을 제공한다.
Description
제1도는 종래의 반도체 메모리장치의 커패시터 형성방법을 도시한 공정순서도.
제2도는 본 발명의 제1 및 제2실시예에 의한 반도체 메모리장치의 커패시터 형성방법을 도시한 공정순서도.
제3도는 본 발명의 제3 및 제4실시예에 의한 반도체 메모리장치의 커패시터 형성방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체기판 21 : 게이트절연막
22 : 게이트전극 23 : 게이트캡산화막
24 : 소오스 및 드레인영역 25A : 절연막
26 : 제1절연막 27,29 : 감광막패턴
28 : 제2절연막 30 : 공간영역
31A : 커패시터 스토리지전극 32 : 커패시터 유전체막
33.커패시터 플레이트전극 36 : 절연막
본 발명은 반도체 메모리장치 제조방법에 관한 것으로, 특히 고집적화에 따른 공정 단순화 및 축전용량(storage capacitance) 증대에 적당하도록 한 것이다. 반도체소자의 집적화 추세에 따라 메모리 셀에 있어서도 커패시터의 축전 용량을 증대시키기 위하여 삼차원 구조를 갖는 커패시터의 연구 개발이 진행되고 있다.
삼차원 구조의 커패시터로 제안된 메모리 셀 구조중에서 적층(stacked) 커패시터는 그 제조 공정이 용이하여 대량 생산에 적합한 구조로서, 축전 용량을 증대시키는 동시에 알파 입자에 대한 면역성을 가질 수 있다.
제1도는 미국 특허 제4,742,018호에 개시된 적층 커패시터 구조의 하나인 핀(Fin)구조로서 그 제조방법을 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 실리콘기판(1)위에 일반적인 MOS트랜지스터 형성공정에 따라 스위칭 트랜지스터를 형성하는바, 이 스위칭 트랜지스터는 게이트 절연막(3)과, 게이트 전극(4), 소오스 및 드레인(5)으로 이루어진다. 스위칭 트랜지스터가 형성된 기판 전면에 제1산화막(6)을 형성한 후, 이를 선택적으로 식각하여 소오스 및 드레인영역(5)을 노출시키는 콘택홀을 형성한다.
이어서 제1도 (b)에 도시된 바와 같이 기판 전면에 제1전도전층을 형성한 후, 이를 소정 패턴으로 패터닝하여 상기 콘택홀을 통해 소오스 또는 드레인에 접속되는 제1스토리지전극패턴(8)을 형성한다.
다음에 제1도 (c)에 도시된 바와 같이 기판 전면에 제2산화막(9)을 형성한 후, 이를 선택적으로 식각하여 상기 제1스토리지전극패턴(8)을 노출시키는 콘택홀을 형성한다.
이어서 제1도 (d)에 도시된 바와 같이 기판 전면에 제2도전층을 형성하고 이를 소정 패턴으로 패터닝하여 상기 콘택홀을 통해 제1스토리지전극패턴(8)과 접속되고 제2스토리지전극 패턴(10)을 형성한다.
다음에 제1도 (e)에도시된 바와 같이 제2산화막을 습식식각에 의해 제거함으로써 제1스토리지전극 패턴(8)과 제2스토리지전극 패턴(10)으로 이루어진 커패시터 스토리지전극(11)을 형성한다.
이어서 제1도 (f)에 도시된 바와 같이 상기 스토리지전극(11) 전표면에 커패시터 유전체막(12)을 형성한 후, 제1도 (g)에 도시된 바와 같이 기판 전면에 제3도전층을 형성하고 이를 소정 패턴으로 패터닝하여 상기 유전체막(12) 전면에 케패시터 플레이트전극(13)을 형성함으로써 핀구조 커패시터를 완성한다.
상기 종래의 적층 커패시터구조 형성방법은 커패시터의 스토리지전극 패턴을 형성하기 위해 2번의 도전층 증착공정, 3번의 마스크 형성 공정을 적용하므로 공정이 복잡해지는 단점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로 단순한 공정에 의해 대용량의 축전용량을 가지는 반도체 메모리장치의 커패시터를 제조하는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체 기판에 게이트 절연막, 게이트전극, 소오스 및 드레인영역으로 이루어진 스위칭 트랜지스터를 형성하는 단계와, 스위칭 트랜지스터가 형성된 기판 전면에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 식각하여 상기 스위칭 트랜지스터의 소오드 또는 드레인영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀이 채워지도록 기판 전면에 제2절연막을 형성하는 단계, 상기 제2절연막 및 제1절연막을 소정 패턴으로 패터닝하여 제1절연막패턴 및 제2절연막패턴을 형성하는 단계, 상기 제1절연막패턴을 선택적으로 제거하는 단계, 상기 제2절연막패턴의 전표면상에 제1전도층을 형성하는 단계, 상기 제2절연막패턴을 마스크로 이용하여 상기 제1도전층을 선택적으로 식각하여 커패시터 스토리지전극을 형성하는 단계, 상기 제2절연막 패턴을 제거하는 단계, 상기 커패시터 스토리지전극 전표면에 커패시터 유전체막을 형성하는 단계, 및 상기 커패시터 유전체막의 전면에 커패시터 플레이트전극을 형성하는 단계를 포험하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명의 제1실시예에 의한 반도체 메모리장치 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도 (a)에 도시된 바와 같이 반도체 기판(20)상에 게이트 절연막(21), 게이트 형성을 위한 제1도전층(22) 및 게이트 캡 산화막(23)을 차례로 형성한 후, 이들 적층막들을 게이트전극 패턴으로 패터닝한 다음, 기판과 반대 도전형의 불순물을 이온주입하고 열처리하여 소오스 및 드레인영역(24)을 형성한다. 상기 게이트 형성을 위한 제1도전층(22)은 폴리실리콘을 증착하여 형성하는 것이 바람직하다.
이어서 제2도 (b)에 도시된 바와 같이 게이트절연막(21), 게이트전극(22) 및 게이트 캡산화막(23)으로 이루어진 게이트 패턴이 형성된 기판 전면에 절연막으로서, 예컨데 산화막(25)을 형성한다.
다음에 제2도 (c)에 도시된 바와 같이 상기 산화막을 에치백하여 게이트패턴 측면에 절연막(25A)측벽을 형성한다. 이때, 기판에 형성된 소오드 및 드레인 영역(24)이 부분적으로 노출된다.
이어서 제2도 (d)에 도시된 바와 같이 기판 전면에 제1절연막(26)을 형성한다. 이때, 부분적으로 노출된 기판이 제1절연막에 의해 덮여지도록 하며, 제1절연막(26)은 캡 산화막(23)이나 절연막(25A)측벽에 대하여 식각 선택성(selectivity)을 갖는 물질로 형성하는바, 질화실리콘 또는 폴리이미드(polyimide)로 형성하는 것이 바람직하다.
다음에 제2도 (e)에 도시된 바와 같이 소정의 감광막패턴(27)을 이용한 사진식각공정에 의해 상기 제1절연막(26)을 선택적으로 식각하여 소오드 및 드레인영역(24)을 부분적으로노출시키는 콘택홀을 형성한다.
이어서 제2도 (f)에 도시된 바와 같이 상기 감광막패턴을 제거한다.
다음에 재2도 (g)에 도시된 바와 같이 상기 콘택홀이 채워지도록 기판 전면에 제2절연막(28)을 형성한다. 이때, 제2절연막(28)은 제1절연막(26)에 대하여 식각선택성을 갖는 물질로 형성하는바, 예컨대 제1절연막이 질화실리콘막일 경우에는 폴리이미드로 형성하고, 제1절연막이 폴리이미드막일 경우에는 질화실리콘막으로 형성하는 것이 바람직하다.
이어서 제2도 (h)에 도시된 바와 같이 소정의 감광막패턴(29)을 이용한 사진식각공정을 통헤 제2절연막 및 제1절연막을 선택적으로 식각하여 제1절연막패턴(26A) 및 제2절연막패턴(28A)을 형성한다.
다음에 제2도 (i)에 도시된 바와 같이 제1절연막패턴을 선택적으로 제거하여 공간영역(30)을 형성한다. 이때, 제1절연막패턴의 식각방법으로는 제1절연막이 질화실리콘막인 경우에는 인산(H3P04)을 포함한 습식용액을 사용하여 제거하고, 폴리이미드막인 경우에는 과산화수소(H2O2)등을 포함한 습식용액을 사용하여 제거한다.
이어서 제2도 (j)에 도시된 바와 같이 상기 감광막패턴을 제거한다.
다음에 제2도 (k)에 도시된 바와 같이 상기 제2절연막패턴(28A)의 전표면에 제1도전층(31)을 형성한다. 이때, 제1도전층(31)의 두께는 게이트와 제2절연막패턴 사이의 공간영역(30)의 높이를 h라 하고, 제1도전층의 평균두께를 t라 할 때, t＜h/2로 하여 공간영역(30)내에 제1도전층이 완전히 채워지지 않도록 한다. 제1도전층(31)은 비정질실리콘 또는 폴리실리콘을 SiH4 또는 SiH2Cl2등의 Si함유 가스를 사용하여 화학기상증착(Chemical Vapor Deposition;CVD)방법에 의해 증착하는 것이 바람직하다. 또한, PH3등의 불순물 가스를 함께 도입하여 인시튜(in-situ) 도핑(doping)된 실리콘막을 형성할 수도 있다.
다음에 제2도 (l)에서 도시된 바와 같이 상기 제2절연막패턴(28A)을 마스크로 이용하여 제1도전층을 선택적으로 식각하여 커패시터 스토리지전극(31A)을 형성한다.
이어서 제2도 (m)에 도시된 바와 같이 상기 제2절연막 패턴을 제거한 후, 커패시터 스토리전극(31A) 전표면 및 제2절연막 패턴의 제거에 따라 노출된 기판 표면상에 커패시터 유전체막(32)을 형성하고, 그 전면에 제2도전층을 형성한후, 이를 소정패턴으로 패터닝하여 커패시터 플레이트전극(33)을 형성함으로써 핀구조의 커패시터를 완성한다.
다음에 본 발명의 제2실시예를 설명한다.
상기 제1실시예의 제2도 (a) 내지 (j)의 공정을 진행하여 제2절연막 패턴(28A)까지 형성한 후, 제2도 (k')에 도시된 바와 같이 상기 제2절연막패턴(28A)의 전표면에 제1전도층(31)을 형성한다. 이때, 제1도전층(31)의 두께는 게이트와 제2절연막패턴 사이의 공간영역(30)의 높이를 h라 하고, 제1도전층의 평균두께를 t라 할 때, t≥h/2로 하여 공간영역(30)이 제1도전층이 완전히 매립되도록 한다. 제1도전층(31)은 비정질실리콘 또는 폴리실리콘을 SiH4 또는 SiHCl2등의 Si함유 가스를 사용하여 화학기상증착(Chemical Vapor Deposition;CVD)방법에 의해 증착하는 것이 바람직하다. 또한, PH3등의 불순물 가스를 함께 도입하여 인시튜(in-situ) 도핑(doping)된 실리콘막을 형성할 수도 있다.
다음에 제2도 (l')에 도시된 바와 같이 상기 제2절연막패턴(28A)을 마스크로 이용하여 제2절연막패턴(28A)이 노출될 때 까지 제1도전층을 에치백한다. 이때, 제2절연막패턴(28A) 상부의 가장자리를 따라 제1도전층의 측벽이 형성된, 전체적으로는 원통형을 갖는 커패시터 스토리전극(31B)이 형성된다.
이어서 제2도 (m')에 도시된 바와 같이 상기 제2절연막 패턴을 제거한 후, 커패시터 스트리지전극(31B) 전표면 및 제2절연막 패턴의 제거에 따라 노출된 기판표면상에 커패시터 유전체막(32)을 형성하고, 그 전면에 제2도전층을 형성한 후, 이를 소정패턴으로 패터닝하여 커패시터 플레이트전극(33)을 형성함으로써 원통형 구조의 커패시터를 완성한다.
상기 제1실시예 및 제2실시예에서 알 수 있는 바와 같이 제1도전층의 증착두께에 따라 핀구조 또는 원통형 구조의 커패시터를 형성할 수 있다.
다음에 제3도를 참조하여 본 발명의 제3실시예 및 제4실시예를 설명한다.
먼저, 제3도 (a)에 도시된 바와 같이 반도체 기판(20)상에 게이트 절연막(21), 게이트 형성을 위한 제1도전층(22) 및 게이트 캡 산화막(23)을 차례로 형성한 후, 이들 적층막들을 게이트전극 패턴으로 패터닝한 다음, 기판과 반대 도전형의 불순물을 이온주입하고 열처리하여 소오스 및 드레인영역(24)을 형성한다. 상기 게이트 형성을 위한 제1도전층(22)은 폴리실리콘을 증착하여 형성하는 것이 바람직하다.
이어서 제3도 (b)에 도시된 바와 같이 게이트절연막(21), 게이트전극(22) 및 게이트 캡 산화막(23)으로 이루어진 게이트 패턴이 형성된 기판 전면에 절연막으로서, 예컨대 산화막(25)을 형성한다.
다음에 제3도 (c)에 도시된 바와 같이 상기 산화막을 에치백하여 게이트패턴 측면에 절연막(25A)측벽을 형성한다. 이때, 기판에 형성된 소오스 및 드레인 영역(24)이 부분적으로 노출된다.
이어서 제3도 (d)에 도시된 바와 같이 기판 전면에 제1절연막(26)을 형성한다. 이때, 부분적으로 노출된 기판이 제1절연막에 의해 덮여지도록 하며, 제1절연막(26)은 캡 산화막(23)이나 절연막(25A)측벽에 대하여 식각 선택성(selectivity)을 갖는 물질로 형성되는바, 질화실리콘 또는 폴리이미드(polyimide)로 형성하는 것이 바람직하다.
다음에 제3도 (e)에 도시된 바와 같이 소정의 감광막패턴(27)을 이용한 사진식각공정에 의해 상기 제1절연막(26)을 선택적으로 식각하는바, 상기 제1 및 제2 실시예에서와 같이 절연막(25A)측벽 주위에 제1절연막(26)을 남기지 않고 절연막(25A)측벽이 노출되도록 하면서 기판은 드러나지 않도록 게이트와 게이트 사이의 기판상에 소정두께만큼 남도록 식각을 행한다.
이어서 제3도 (f)에 도시된 바와 같이 상기 감광막패턴을 제거한 후, 상기 제1절연막(26)과 동일한 물질의 절연막(36)을 제1절연막(26)의 전면에 형성한 다음, 이를 제1절연막(26)과 함께 에치백하여 제3도 (g)에 도시된 바와 같이 절연막 측벽(36A)을 형성하면서 소오드 또는 드레인을 노출시키는 콘택홀을 형성한다. 이어서 상기 콘택홀이 채워지도록 기판 전면에 제2절연막(28)을 형성한다. 이때, 제2절연막(28)은 제1절연막(26)에 대하여 식각선택성을 갖는 물질로 형성하는바, 예컨대 제1절연막이 질화실리콘막일 경우에는 폴리이미드로 형성하고, 제1절연막이 폴리이미드막일 경우에는 질화실리콘막으로 형성하는 것이 바람직하다.
이어서 제3도 (h)에 도시된 바와 같이 소정의 감광막패턴(29)을 이용하여 사진식각공정을 통해 제2절연막 및 제1절연막을 선택적으로 식각하여 제1절연막패턴(26A) 및 제2절연막패턴(28A)을 형성한다.
다음에 제3도(i)에 도시된 바와 같이 제1절연막패턴 및 절연막 측벽을 선택적으로 제거하여 공간영역(30)을 형성한다. 이때, 제1절연막패턴의 식각방법으로는 제1절연막이 질화실리콘막인 경우에는 인산(H3P04)을 포함한 습식용액을 사용하여 제거하고, 폴리이미드막인 경우에는 과산화수소(H2O2)등을 포함한 습식용액을 사용하여 제거한다.
이어서 제3도 (j)에 도시된 바와 같이 상기 감광막패턴을 제거한다.
다음에 제3도 (k)에 도시된 바와 같이 상기 제2절연막패턴(28A)의 전표면에 제1도전층(31)을 형성한다. 이때, 제1도전층(31)의 두께는 게이트와 제2절연막패턴 사이의 공간영역(30)이 높이를 h라 하고, 제1도전층의 평균두께를 t라 할 때, t＜h/2로 하여 공간영역(30)내에 제1도전층이 완전히 채워지지 않도록 한다. 제1도전층(31)은 비정질실리콘 또는 폴리실리콘을 SiH4 또는 SiH2Cl2등의 Si함유 가스를 사용하여 화학기상증착(Chemical Vapor Deposition;CVD)방법에 의해 증착하는 것이 바람직하다. 또한, PH3등의 불순물 가스를 함께 도입하여 인시튜(in-situ) 도핑(doping)된 실리콘막을 형성할 수도 있다.
다음에 제3도 (l)에서 도시된 바와 같이 상기 제2절연막패턴(28A)을 마스크로 이용하여 제1도전층을 선택적으로 식각하여 커패시터 스토리지전극(31A)을 형성한다.
이어서 제3도 (m)에 도시된 바와 같이 상기 제2절연막 패턴을 제거한 후, 커패시터 스토리전극(31A) 전표면 및 제2절연막 패턴의 제거에 따라 노출된 기판 표면상에 커패시터 유전체막(32)을 형성하고, 그 전면에 제2도전층을 형성한후, 이를 소정패턴으로 패터닝하여 커패시터 플레이트전극(33)을 형성함으로써 핀구조의 커패시터를 완성한다.
다음에 본 발명의 제4실시예를 설명한다.
상기 제3실시예의 제3도 (a) 내지 (j)의 공정을 진행하여 제2절연막 패턴(28A)까지 형성한 후, 제3도 (k')에 도시된 바와 같이 상기 제2절연막패턴(28A)의 전표면에 제1전도층(31)을 형성한다. 이때, 제1도전층(31)의 두께는 게이트와 제2절연막패턴 사이의 공간영역(30)의 높이를 h라 하고, 제1도전층의 평균두께를 t라 할 때, t≥h/2로 하여 공간영역(30)이 제1도전층이 완전히 매립되도록 한다. 제1도전층(31)은 비정질실리콘 또는 폴리실리콘을 SiH4 또는 SiHCl2등의 Si함유 가스를 사용하여 화학기상증착(Chemical Vapor Deposition;CVD)방법에 의해 증착하는 것이 바람직하다. 또한, PH3등의 불순물 가스를 함께 도입하여 인시튜(in-situ) 도핑(doping)된 실리콘막을 형성할 수도 있다.
다음에 제3도 (l')에 도시된 바와 같이 상기 제2절연막패턴(28A)을 마스크로 이용하여 제2절연막패턴(28A)이 노출될 때 까지 제1도전층을 에치백한다. 이때, 제2절연막패턴(28A) 상부의 가장자리를 따라 제1도전층의 측벽이 형성된, 전체적으로는 원통형을 갖는 커패시터 스토리전극(31B)이 형성된다.
이어서 제3도 (m')에 도시된 바와 같이 상기 제2절연막 패턴을 제거한 후, 커패시터 스트로지전극(31B) 전표면 및 제2절연막 패턴의 제거에 따라 노출된 기판표면상에 커패시터 유전체막(32)을 형성하고, 그 전면에 제2도전층을 형성한 후, 이를 소정패턴으로 패터닝하여 커패시터 플레이트전극(33)을 형성함으로써 원통형 구조의 커패시터를 완성한다.
상기 제3실시예 및 제4실시예에서 알 수 있는 바와 같이 제1도전층의 증착두께에 따라 핀구조 또는 원통형 구조의 커패시터를 형성할 수 있다.
상기한 바와 같이 본 발명은 임시막(제1절연막)을 형성한 후, 이를 선택적으로 제거함으로써 생기는 공간영역에 도전층을 1회 증착하여 핀 또는 원통형 구조의 커패시터를 제조할 수 있으므로 공정을 단순화시킬 수 있으며, 집적화에 효과적이다.
또한, 커패시터 전극 형성을 위한 도전층을 사진식각공정에 의하지 않고 마스크패턴(제2절연막 패턴)을 이용한 식각공정(에치백)에 의해 식각하므로 가공성이 개선된다.
그리고 공간 영역의 높이와 도전층의 증착 두께의 상대적인 차이에 의해 핀 또는 원통형구조의 커패시터를 쉽게 형성할 수 있다.
한편, 증착과 동시에 도전층의 형태(핀 또는 원통형)가 만들어지므로 형태 가공의 신뢰성이 우수하다.
Claims (7)
- 반도체 기판에 게이트절연막, 게이트전극, 소오드 및 드레인영역으로 이루어진 스위칭 트랜지스터를 형성하는 단계와, 스위칭 트랜지스터가 형성된 기판 전면에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 식각하여 상기 스위칭 트랜지스터의 소오드 또는 드레인영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀이 채워지도록 기판 전면에 제2절연막을 형성하는 단계, 상기 제2절연막 및 제1절연막을 소정 패턴으로 패터닝하여 제1절연막패턴 및 제2절연막패턴을 형성하는 단계, 상기 제1절연막패턴을 선택적으로 제거하는 단계, 상기 제2절연막패턴의 전표면상에 제1도전층을 형성하는 단계, 상기 제2절연막패턴을 마스크로 이용하여 상기 제1도전층을 선택적으로 식각하여 커패시터 스토리지전극을 형성하는 단계, 상기 제2절연막 패턴을 제거하는 단계, 상기 커패시터 스토리지전극 전표면에 커패시터 유전체막을 형성하는 단계, 및 상기 커패시터 유전체막의 전면에 커패시터 플레이트전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제1항에 있어서, 상기 제1도전층을 상기 제1절연막패턴을 선택적으로 제거함에 따라 생기는 상기 게이트전극과 제2절연막 패턴 사이의 공간영역의 높이를 h라 하고, 제1도전층의 두께를 t라 할 때 t＜h/2가 되는 두께를 형성하는 커패시터 스토리지전극을 핀구조의 형태로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제1항에 있어서, 상기 제1도전층을 상기 제1절연막패턴을 선택적으로 제거함에 따라 생기는 상기 게이트전극과 제2절연막 패턴 사이의 공간영역의 높이를 h라 하고, 제1도전층의 두께를 t라 할 때 t≥h/2가되는 두께로 형성하여 커패시터 스토리지전극을 원통형 구조로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제1항에 있어서, 상기 제2절연막은 상기 제1절연막에 대해 식각선택성을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제1항에 있어서, 상기 제1절연막을 선택적으로 식각하여 상기 스위칭 트랜지스터의 소오드 또는 드레인영역을 노출시키는 콘택홀을 형성하는 단계는 기판이 드러나지 않도록 상기 게이트전극과 게이트전극 사이의 기판상에 소정두께만큼 남도록 제1절연막을 식각하는 공정과, 상기 제1절연막과 동일한 물질의 절연막을 제1절연막의 전면에 형성하는 공정, 상기 절연막을 제1절연막과 함께 에치백하여 절연막 측벽을 형성하면서 소오드 또는 드레인을 노출시키는 콘택홀을 형성하는 공정으로 이루어짐을 특징으로 하는 반도체 메모리장치 제조방법.
- 제1항에 있어서, 상기 제1절연막을 형성하는 단계전에 스위칭 트랜지스터가 형성된 기판 전면에 절연막을 형성하고, 이를 에치백하여 게이트전극 측면에 절연막측벽을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제6항에 있어서, 상기 제1절연막은 상기 절연막측벽에 대해 식각선택성을 가짐을 특징으로 하는 반도체 메모리장치 제조방법.
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