KR100232161B1 - 반도체 메모리장치 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치 제조방법에 관한 것으로, 고집적 DRAM에 적당한 대용량의 커패시터를 제조하기 위한 것이다.

본 발명은 반도체기판 전면에 산화막과 질화막을 차례로 형성하는 단계, 상기 질화막 및 산화막을 선택적으로 식각하여 상기 기판의 소정영역을 노출시키는 스토리지노드 콘택을 형성하는 단계, 기판 전면에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층을 소정의 스토리지노드패턴으로 패터닝하는 단계, 및 뜨거운 인산을 이용하여 상기 질화막을 제거함과 동시에 노출된 상기 폴리실리콘층 표면에 요철을 형성하는 단계를 포함하여 이루어지는 반도체 메모리장치 제조방법을 제공한다.

Description

반도체 메모리장치 제조방법

제1도는 종래의 DRAM 커패시터 제조방법을 도시한 공정순서도.

제2도는 본 발명에 의한 DRAM 커패시터 제조방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2a : 필드산화막

2b : 게이트 산화막 3 : 게이트전극

4a : 게이트 캡산화막 4b : 절연막측벽

4c : CVD산화막 5 : 폴리실리콘층

6 : 커패시터 유전체막 7 : 커패시터 플레이트전극

8 : 질화막 9 : 포토레지스트

본 발명은 반도체 메모리장치 제조방법에 관한 것으로, 특히 고집적 DRAM(Dynamic Random Access Memory)에 적당하도록 한 커패시터 제조방법에 관한 것이다.

제1도에 종래의 DRAM 커패시터 제조방법을 공정순서에 따라 도시하였다.

먼저, 제1(a)도와 같이 실리콘기판(1) 소정영역에 필드산화막(2a)을 형성하여 소자분리영역과 활성영역을 구분한다.

이어서 제1(b)도와 같이 게이트산화막(2b)과 게이트 형성용 폴리실리콘층(3) 및 CVD(Chemical Vapor Deposition) 산화막(4a)을 차례로 형성한 후, 이들 적층막을 소정의 게이트 패턴으로 패터닝하여 게이트산화막(2b)과 게이트전극(3) 및 게이트 캡산화막(4a)을 형성한다. 이어서 CVD산화막을 기판 전면에 증착한 후, 이를 에치백하여 상기 게이트 측면에 산화막측벽(4b)을 형성한다.

다음에 제1(c)도와 같이 기판 전면에 CVD산화막(4c)을 형성한 후, 사진식각공정에 의해 상기 CVD산화막(4c)을 선택적으로 식각하여 커패시터 스토리지노드가 접속될 콘택영역을 형성한 다음, 스토리지노드용 폴리실리콘층(5)을 기판 전면에 증착한다.

이어서 제1(d)도와 같이 상기 폴리실리콘층(5)을 사진식각공정을 통해 소정패턴으로 패터닝하여 커패시터 스토리지노드를 형성하고, 그 전면에 커패시터 유전체막(6)을 형성하고 이위에 커패시터 플레이트전극(7)을 형성하여 커패시터를 완성한다.

이와 같이 형성되는 종래의 커패시터구조는 스토리지노드 면적이 작기 때문에 소자 작동을 위한 커패시턴스를 확보하기 위해서는 셀 크기가 커져야 하므로 고집적 DRAM소자에는 부적합하다.

본 발명은 고집적 DRAM에 적당한 대용량의 커패시터를 제조하는 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체기판 전면에 산화막과 질화막을 차례로 형성하는 단계, 상기 질화막 및 산화막을 선택적으로 식각하여 상기 기판의 소정영역을 노출시키는 스토리지노드 콘택을 형성하는 단계, 기판 전면에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층을 소정의 스토리지노드패턴으로 패터닝하는 단계, 및 뜨거운 인산을 이용하여 상기 질화막을 제거함과 동시에 노출된 상기 폴리실리콘층표면에 요철을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2도에 본 발명에 의한 DRAM 커패시터 제조방법을 공정순서에 따라 도시하였다.

먼저, 제2(a)도와 같이 실리콘기판(1) 소정영역에 필드산화막(2a)을 형성하여 소자분리영역과 활성영역을 구분한다.

이어서 제2(b)도와 같이 게이트산화막(2b)과 게이트전극(3) 및 CVD(Chemical Vapor Deposition)산화막(4a)을 차례로 형성한 후, 이들 적층막을 소저의 게이트 패턴으로 패터닝하여 게이트산화막(2b)과 게이트전극(3) 및 게이트 캡산화막(4a)을 형성한다. 이어서 CVD산화막을 기판 전면에 증착한 후, 이를 에치백하여 상기 게이트 측면에 절연막측벽(4b)을 형성한 다음 기판과 반대도전형(n형)의 불순물의 도핑에 의해 소오스 및 드레인 영역(S/D)을 형성함으로써 게이트전극(3)과 소오스 및 드레인영역으로 이루어진 셀트랜지스터를 형성한다.

다음에 제2(c)도와 같이 기판 전면에 CVD산화막(4c)과 질화막(8)을 차례로 형성하고, 이위에 포토레지스트(9)를 도포한 후, 선택적으로 노광 및 현상하여 스토리지노드 콘택 형성을 위한 포토레지스트(9)을 형성한다.

다음에 제2(d)도와 같이 상기 포토레지스트(9)를 마스크로 하여 상기 질화막(8) 및 CVD산화막(4c)을 식각하여 스토리지노드 콘택을 형성한 후, 기판 전면에 스토리지노드 형성용 도전층으로서, 폴리실리콘층(5)을 증착하고, 이위에 다시 포토레지스트(9)를 도포한 다음 선택적으로 노광 및 현상하여 소정의 스토리지노드패턴으로 상기 포토레지스트를 패터닝한다.

이어서 제2(e)도와 같이 상기 포토레지스트(9)를 마스크로 하여 상기 폴리실리콘층(5)을 식각한 후, 포토레지스트패턴을 제거한 다음, 100-200℃의 뜨거운 인산(H₃PO₄)으로 상기 남아 있는 질화막을 제거함과 동시에 노출된 폴리실리콘층(5)의 표면에 요철(凹凸)이 형성되도록 한다. 이와 같이 함으로써 표면에 요철이 있는 폴리실리콘층(5)으로 이루어진 커패시터 스토리지노드가 형성되게 된다.

다음에 제2(f)도와 같이 상기 폴리실리콘층(5) 전면에 커패시터 유전체막(6)을 형성하고, 그 전면에 도전층을 형성하여 커패시터 플레이트 전극(7)을 형성함으로써 커패시터를 완성한다.

상기와 같이 본 발명은 커패시터 스토리지노드 형성을 위해 폴리실리콘층을 스토리지노드패턴으로 패터닝한 후, 인산으로 그 하부의 질화막을 제거하므로 폴리실리콘층과 접해 있는 질화막 부분만큼 스토리지노드 면적이 커지게 된다. 또한, 뜨거운 인산으로 처리하는 동안에 노출되어 있는 폴리실리콘층의 표면에 요철이 형성되므로 스토리지노드 면적이 커지게 된다. 이와 같이 스토리지노드 면적이 증대되므로 커패시터용량이 증가하게 되어 반도체 메모리장치의 고집적화에 유리하게 된다.

Claims (3)

1. 반도체기판 전면에 산화막과 질화막을 차례로 형성하는 단계, 상기 질화막 및 산화막을 선택적으로 식각하여 상기 기판의 소정영역을 노출시키는 스토리지노드 콘택을 형성하는 단계, 기판 전면에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층을 소정의 스토리지노드패턴으로 패터닝하는 단계, 및 뜨거운 인산을 이용하여 상기 질화막을 제거함과 동시에 노출된 상기 폴리실리콘층 표면에 요철을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
2. 제1항에 있어서, 상기 뜨거운 인산으 100-200℃정도의 온도를 가짐을 특징으로 하는 반도체 메모리장치 제조방법.
3. 반도체기판 소정영역에 게이트와 소오스 및 드레인영역으로 이루어진 트랜지스터를 형성하는 단계와, 기판 전면에 산화막과 질화막을 차례로 형성하는 단계, 상기 질화막 및 산화막을 선택적으로 식각하여 상기 트랜지스터의 소오스 또는 드레인 영역을 노출시키는 스토리지노드 콘택을 형성하는 단계, 기판 전면에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층을 소정의 스토리지노드패턴으로 패터닝하는 단계, 뜨거운 인산을 이용하여 상기 질화막을 제거함과 동시에 노출된 상기 폴리실리콘층 표면에 요철을 형성하여 표면에 요철부를 갖는 커패시터 스토리지노드를 형성하는 단계, 상기 스토리지노드 전면에 커패시터 유전체막을 형성하는 단계, 및 상기 커패시터 유전체막 전면에 커패시터 플레이트 전극을 형성하는 단곌로 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.