KR0132506B1 - 반도체 메모리장치의 제조방법 - Google Patents
반도체 메모리장치의 제조방법Info
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Abstract
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 종래의 3차원구조의 커패시터 제조방법에 있어서는 스토리지노드로 인한 단차에 의해 후속공정의 사진식각공정이 어려운 문제와 스토리지노드의 용량증대에 제한이 따른 문제를 해결하기 위해 반도체 기판의 전면에 평탄화층을 증착하는 단계와, 상기 평탄화층상에 초기분위기를 일정시간 변경하여 돌출부가 형성된 식각저지막을 증착하는 단계와, 상기 식각저지막상에 제 1 임시막을 형성하는 단계와, 상기 제 1 임시막 및 식각저지막 및 평탄화층을 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 반도체기판의 전면에 제 1 도전층 및 제 2 임시막을 차례로 형성하는 단계와, 상기 제 2 임시막을 소정패턴으로 패터닝하는 단계와, 상기 제 2 임시막패턴을 마스크로하여 상기 제 1 도전층을 식각하는 단계와, 상기 제 2 임시막패턴을 포함한 반도체 기판의 전면에 제 2 도전층을 증착하고 에치백하여 상기 제 2 임시막패턴 및 제 1 도전층 측면에 제 2 도전층 측벽을 형성하는 단계와, 그리고 상기 제 2 임시막 패턴 및 제 1 임시막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.
Description
제 1 도는 종래의 원통형 스토리지노드를 갖춘 커패시터 제조방법을 도패한 공정순서도.
제 2 도는 본 발명의 일실시예에 의한 원통형 스토리지노드를 갖춘 커래시터 제조방법을 도시한 공정순서도.
＊도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 3 : 평탄화층
14 : 식각저지막 15 : 제 1 임시막
17 : 제 1 도전층 18 : 제 2 임시막
19 : 제 2 도전층측벽 20 : 유전체막
21 : 커패시터 플레이트 전극
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.
반도체 메모리장치, 특히 DRAM(Dynamic Random Access Memory)은 고집적화가 빠른 속도로 진행되어 가는 있는 바, 이에 따라 메모리셀 커패시터가 차지하는 면적도 점점 줄어들어 보다 작은 커패시터 면적 내에서 보다 큰 커패시터 용량을 확보하기 위한 노력이 계속해서 이루어져 왔다.
이중에서 커패시터 유효면적 확대를 위해 커패시터 스토리지노드를 3차원 구조 형성하는 방법들이 다수 제안되었는데, 이중에서 종래의 원통형 스토리지노드를 갖춘 커패시터 제조방법을 제 1 도를 참조하여 설명하면 다음과 같다.
먼저, 제 1 도 (a)에 도시된 바와 같이 반도체기판(1)상에 일반적인 MOS트랜지스터 제조공정에 의해 게이트전극, 소오스 및 드레인영역으로 이루어진 메모리셀 트랜지스터(도시되지 않음)를 형성한 다음, 상기 메모리셀 트랜지스터가 형성된 반도체기판(1) 전면에 평탄화층(3)을 형성한다.
이어서 상기 평탄화층(3)상에 식각저지막(4)으로서, 예컨대 질화막을 형성하고 이 위에 다시 절연막(5)으로서 HTO(High Temperature rature Oxide)를 형성한 후, 상기 절연막(5), 식각저지막(4) 및 평탄화층(3)을 선택적으로 식각하여 상기 메모리셀 트랜지스터의 소오스(또는 드레인)영역(2)이 노출되도록 콘택홀을 형성한다.
이어서 제 1 도 (b)에 도시된 바와 같이 상기 결과물 전면에 제 1 도전층(7)으로서, 예컨대 폴리실리콘을 증착하고 이 위에 상기 제 1 도전층(7)과의 식각 선택비가 큰 물질층으로서, 예컨대 USG막(Undoped Silicate Glass)를 형성한 다음 이 USG막(8)을 소정패턴으로 패터닝한다. 이어서 상기 USG막패턴(8)을 마스크로 하여 그 하부의 제 1 도전층(7)을 선택적으로 식각한다.
다음에 제 1 도 (c)에 도시된 바와 같이 결과물 전면에 제 2 도전층(9)으로서, 예컨대 폴리 실리콘을 증착한 후, 이를 에치백하여 상기 USG막패턴(8) 및 제 1 도전층(7)측면에 제 2 도전층으로 이루어진 제 2 도전층측벽(9)을 형성한다. 이어서 제 1 도 (d)에 도시된 바와 같이 상기 USG막패턴(8) 및 절연막(5)을 습식식각에 의해 제거함으로써 제 1 도전층(7)과 제 2 도전층측벽(9)으로 이루어진 커패시터 스토리지노드를 형성한다.
다음에 제 1 도 (e)에 도시된 바와 같이 상기와 같이 형성된 스토리지노드 전표면에 유전체막(10)으로서, 예컨대 NO(Nitride-Oxide)을 형성하고 그 전면에 제 3 도전층으로서 폴리시리콘을 증착하여 커패시터 플레이트전극(11)을 형성함으로써 원통형 스토리지노드를 갖는 반도체 메모리장치의 커패시터를 완성한다.
상술한 종래의 커패시터 제조방법에 있어서는 스토리지노드로 인한 단차가 발생하기 때문에 후속공정의 사진식각공정이 어려워지므로 스토리지노드의 측벽 높이를 증가시키는데 한계가 있으며 이로 인해 스토리지노드의 용량 증대에도 제한이 따르게 된다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 커패시터 스토리지노드의 유효면적을 증대시켜 반도체 메모리장치의 커패시터 용량을 최대화할 수 있도록 한 반도체 메모리장치의 제조방법을 제공하는데 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 제조방법은 반도체 기판의 전면에 평탄화층을 증착하는 단계와, 상기 평탄화층상에 초기 분위기를 일정시간 변경하여 돌출부가 형성된 식각저지막을 증착하는 단계와, 상기 식각저지막상에 제 1 임시막을 형성하는 단계와, 상기 제 1 임시막 및 식각저지막 및 평탄화층을 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 반도체기판의 전면에 제 1 도전층 및 제 2 임시막을 차례로 형성하는 단계와, 상기 제 2 임시막을 소정패턴으로 패터닝하는 단계와, 상기 제 2 임시막패턴을 마스크로 하여 상기 제 1 도전층을 식각하는 단계와, 상기 제 2 임시막패턴을 포함한 반도체 기판의 전면에 제 2 도전층을 증착하고 에치백하여 상기 제 2 임시막패턴 및 제 1 도전층 측면에 제 2 도전층 측벽을 형성하는 단계와, 그리고 상기 제 2 임시막패턴 및 제 1 임시막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 2 도에 본 발명의 일실시예에 의한 반도체 메모리장치의 커패시터 제조방법을 공정순서에 따라 나타내었다.
먼저, 제 2 도 (a)에 도시된 바와 같이 일반적인 MOS트랜지스터 제조공정에 의해 형성된 게이트전극, 소오스 및 드레인영역으로 이루어진 메모리셀 트랜지스터(도시되지 않음)가 형성된 반도체기판(1)상에 평탄화층(3)을 형성한다.
이어서 상기 평탄화층(3)상에 식각저지막(14)으로서, 질화막을 형성하는데 질화막 증착시 초기분위기를 온도 750℃∼850℃, 압력 0.1∼1.0Torr, 유량 50SCCM이하의 O2로 일정시간(20분이하)동안 변경시킴으로써 기판(평탄화층)표면에 부분적으로 이상증착이 일어나게하여 식각저지막(14)이 돌출부 모양의 버드(bud)(B)를 형성시킨 후, 질화막을 형성하고 그 위에 제 1임시막(15)으로서 스텝커버리지(Step coverage)가 우수한 HTO막을 증착한다.
이어서 제 2도 (b)에 도시된 바와 같이 상기 HTO막(15), 식각저지막(14) 및 평탄화층(3)을 선택적으로 식각하여 사기 메모리셀 트랜지스터의 소오스(또는 드레인)영역(2)이 노출되도록 콘택홀을 형성한다.
계속해서 상기 결과물 전면에 제 1 도전층(17)으로서, 예컨대 폴리실리콘을 증착하고 이 위에 제 2 임시막(18)으로서, 상기 제1도전층(17)과의 식각선택비가 큰 물질로 USG(Udoped Silicate Glass)를 형성한 다음 이 제 2 임시막(18)을 소정패턴으로 패터닝한다. 이어서 상기 제 2 임시막패턴(18)을 마스크로하여 그 하부의 제 1 도전층(17)을 선택적으로 식각한다.
다음에 제 2도 (c)에 도시된 바와 같이 결과물 전면에 제 2도전층으로서, 예컨대 폴리실리콘을 증착한 후, 이를 에치백하여 상기 제 2 임시막패턴(18) 및 제 1 도전층패턴(17) 측면에 제 2 도전층으로 이루어진 제 2 도전층측벽(19)을 형성한다.
상기 제 2 임시막패턴(18) 및 제 1 임시막(15)을 습식식각에 의해 제거함으로서 제 1 도전층패턴(17)과 제 2 도전층측벽(19)으로 이루어진 커패시터 스토리지노드를 형성한다.
다음에 제 2 도 (d)에 도시된 바와 같이 상기 형성된 스토리지노드 전면에 유전체막(20)으로서, 예컨대 NO(Nitride-Oxide)을 형성하고 그 전면에 제 3 도전층으로서 폴리실리콘을 증착하여 커패시터 플레이트전극(21)을 형성함으로써 원통형 스토리지노드를 갖는 반도체 메모리장치의 커패시터를 완성한다.
이상과 같이 본 발명은 식각저지막인 질화막 증착시 초기 이상증착으로 기판 표면에 돌출부(버드)를 형성한 다음 이 위에 제 2 임시막, 제 1 임시막 및 스토리지노드를 이루는 도전층 등을 형성하여 상기 기판표면의 돌출부로 인한 요철을 스토리지노드를 이루는 도전층에 전사시켜 스토리지노드의 유효면적을 증대시킨다.
따라서 상술한 종래의 스토리지노드와 동일한 평면적과 측벽높이를 가진다고 할 때 본 발명의 경우 스토리지노드의 유효면적이 더 크므로 그 만큼 커패시터 용량이 증대되게 된다.
또한 스토리지노드의 유효면적을 상기 종래의 스토리지노드와 본 발명의 스토리지노드를 같게 할 경우에는 본 발명의 스토리지노드의 측벽높이를 감소시킬 수 있으므로 스텝커버리지가 개선되는 효과를 얻을 수 있다.
Claims (6)
- 반도체 기판의 전면에 평탄화층을 증착하는 단계와,상기 평탄화층상에 초기분위기를 일정시간 변경하여 돌출부가 형성된 식각저지막을 증착하는 단계와,상기 식각저지막상에 제 1 임시막을 형성하는 단계와,상기 제 1 임시막 및 식각저지막 및 평탄화층을 선택적으로 식각하여 콘택홀을 형성하는 단계와,상기 콘택홀을 포함한 반도체기판의 전면에 제 1 도전층 및 제 2 임시막을 차례로 형성하는 단계와,상기 제 2 임시막을 소정패턴으로 패터닝하는 단계와,상기 제 2 임시막패턴을 마스크로하여 상기 제 1 도전층을 식각하는 단계와,상기 제 2 임시막패턴을 포함한 반도체 기판의 전면에 제 2 도전층을 증착하고 에치백하여 상기 제 2 임시패턴 및 제 1 도전층 측면에 제 2 도전층 측벽을 형성하는 단계와, 그리고상기 제 2 임시막패턴 및 제 1 임시막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 초기분위기는 온도 750℃∼850℃, 유량 50SCCM이하의 O2로 일정시간 변경하여 평탄화층상에 부분적으로 이상증착이 일어나게 하여 식각저지막이 돌출부를 갖는 것을 특징으로 하는 반도체 메모리장치의 제조방법
- 제 1 항에 있어서, 상기 식각저지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 임시막은 HTO로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 임시막은 USG로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 임시막패턴 및 제 1 임시막을 제거하는 단계후에 상기 제 1 도전층 및 제 2 도전층측벽 전표면에 유전체막을 형성하는 단계와 상기 유전체막 전면에 커패시터 플레이트전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019930027494A KR0132506B1 (ko) | 1993-12-13 | 1993-12-13 | 반도체 메모리장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930027494A KR0132506B1 (ko) | 1993-12-13 | 1993-12-13 | 반도체 메모리장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021611A KR950021611A (ko) | 1995-07-26 |
| KR0132506B1 true KR0132506B1 (ko) | 1998-04-16 |
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ID=19370764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930027494A KR0132506B1 (ko) | 1993-12-13 | 1993-12-13 | 반도체 메모리장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0132506B1 (ko) |
-
1993
- 1993-12-13 KR KR1019930027494A patent/KR0132506B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR950021611A (ko) | 1995-07-26 |
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