KR950021611A - 반도체 메모리 장치의 제조방법 - Google Patents

반도체 메모리 장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 종래의 3차원구조의 커패시터 제조방법에 있어서 스토리지노드로 인한 단차에 의해 후속공정의 사진 식각공정이 어려운 문제와 스토리지노드의 용량증대에 제한이 따르게 문제를 해결하기 위해 반도체기판(1)표면을 평탄화시키는 단계와; 상기 평탄화된 반도체기판상에 초기분위기를 일정시간 변경시킨 후 식각저지막(14)을 증착하는 단계; 상기 식각저지막(14)상에 제1임시막(15)을 형성하는 단계; 상기 제1임시막(15)및 식각저지막(14)를 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 결과물 전면에 제1도전층(17)및 제2임시막(18)을 차례로 형성하는 단계; 상기 제2임시막(18)을 소정패턴으로 패터닝하는 단계; 상기 제2임시막 패턴(18)을 마스크로 하여 상기 제1도전층(17)을 식각하는 단계; 상기 결과물 전면에 제2도전층을 형성하고 이를 에치백하여 상기 제2임시막패턴(18)및 제1도전층(17)측면에 제2도전층 측벽(19)을 형성하는 단계; 및 상기 제2임시막패턴(18)및 제1임시막(15)을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.

Description

반도체 메모리 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 의한 원통형 스토리지노드를 갖춘 캐패시터 제조방법을 도시한 공정순서도.

Claims (6)

  1. 반도체기판(1)표면을 평탄화시키는 단계와; 상기 평탄화된 반도체기판상에 초기분위기를 일정시간 변경시킨 후 식각저지막(14)을 증착하는 단계; 상기 식각저지막(14)상에 제1임시막(15)을 형성하는 단계; 상기 제1임시막(15)및 식각저지막(14)을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 결과물 전면에 제1도전층(17)및 제2임시막(18)을 차례로 형성하는 단계; 상기 제2임시막(18)을 소정패턴으로 패터닝하는 단계; 상기 제2임시막패턴(18)을 마스크로 하여 상기 제1도전층(17)을 식각하는 단계; 상기 결과물 전면에 제2도전층을 형성하고 이를 에치백하여 상기 제2임시막패턴(18)및 제1도전층(17)측면에 제2도전층 측벽(19)을 형성하는 단계; 및 상기 제2임시막 패턴(18)및 제1임시막(15)을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 초기분위기를 일정시간 변경시킨 후 식가저지막(14)을 증착하는 단계는 초기분위기를 온도 750℃∼850℃, 유량50SCCM이하의 O2로 일정시간동안 변경시켜 평탄화된 기판표면에 부분적으로 이상증착이 일어나게 하여 돌출부를 형성시킨 다음 식각저지막을 형성하는 공정에 의해 행해짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 식각저지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 제1임시막은 HTO로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  5. 제1항에 있어서, 상기 제2임시막은 USG로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 제1항에 있어서, 상기 제2임시막패턴(18)및 제1임시막(15)을 제거하는 단계후에 상기 제1도전층(17)및 제2도전층측벽(19)전표면에 유전체막(20)을 형성하는 단계와 상기 유전체막(20)전면에 캐패시터 플레이트 전극(21)을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930027494A 1993-12-13 1993-12-13 반도체 메모리장치의 제조방법 KR0132506B1 (ko)

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