KR950010068A - 반도체 장치의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 캐패시터 제조방법으로 먼저 저장전극 노드와 회로소자의 활성영역과 연결하기 위한 콘택홀 형성시 두 영역의 사이에 새로운 공간(S)을 형성하여 여기에 유전막을 증착하는 캐패시터의 유효면적을 증가시키는 구조를 갖게 된다.
따라서 본 발명에 의한 반도체 장치의 캐패시터 제조방법은 동일한 디자인 룰(design rule)을 갖는 반도체 장치에서 공정 개선만으로 캐패시터의 용량을 증가시켜 반도체 장치의 집적도를 더욱 높일 수 있고 또한 일반적인 증착법을 이용하여 습식 식각공정 위주로 제조공정을 수행함으로 수율(yield)향상 효과도 아울러 얻을 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래 반도체 캐패시터 제조방법.
제2도는 본 발명에 따른 반도체 캐패시터 제조방법.
Claims (2)
- 반도체 장치의 캐패시터 제조방법에 있어서, 과. 실리콘 기판 위에 활성영역을 형성하여 반도체 소자를 형성한 후 비트라인을 형성하고 그 위에 제1절연막을 증착한 후 평탄화 시킨 다음 제1질화막을 증착하는 단계와, 나. 제1질화막 위에 폴리실리콘막 Ⅰ 을 증착한 다음 폴리실리콘막 Ⅰ위에 제2질화막을 증착하고 제2질화막 위에 폴리실리콘막 Ⅱ를 증착하는 단계와, 다. 사진식각 공정을 실시하여 비등방성 식각으로 일차 캐패시터 부위 패턴을 형성하는 단계와, 라. 포토리지스트 패턴을 제거한 뒤 전면에 폴리실리콘막 Ⅲ를 증착하는 단계와, 마. 폴리실리콘막 Ⅲ를 에치백하여 폴리실리콘막 Ⅱ 표면 및 측면, 제2질화막측면 그리고 폴리실리콘막 Ⅰ 측면에 측벽스페이서를 형성하는 단계와, 바. 전면에 제2절연막을 증착한 후 평탄화를 시킨 다음 그 위에 제3질화막을 증착하는 단계와, 사. 사진식각공정을 이용한 비등방성 식각을 실시하여 활성영역까지 제3질하막, 제2절연막, 폴리실리콘막 Ⅱ, 제2질화막, 폴리실리콘막 Ⅰ, 제1질화막, 제1절연막을 차레로 식각하여 콘택홀(N)을 형성하는 단계와, 아. 습식식각으로 상기 제2질화막을 제거하는 단계와, 자. 제3질화막 표면 및 측면과 콘택홀(N)영역의 전 표면 그리고 빈공간(S)의 표면에 저장전극 노드용 폴리실리콘막 Ⅰ을 증착하는 단계와, 차. 전면에 절연막을 증착한 후 사진식각공정을 실시하여 필라를 형성하는 단계와, 카. 필라의 표면과 측면 및 저장전극용 폴리실리콘막 Ⅰ의 측면 및 제3질화막 표면에 저장전극 형성용 폴리실리콘막 Ⅱ를 증착한 후, 이용한 에치백을 실시하여 필라 측면에 스페이서를 형성한 후 필라를 습식식각으로 제거한는 단계와, 파. 저장전극 전 표면에 유전막을 증착하고 다시 그 위에 폴리실리콘을 증착하는 것이 특징인 반도체 장치의 캐패시터의 제조 방법.
- 제1항에 있어서, 제1절연막, 제2절연막은 산화막을 사용하는 것이 특징인 반도체 장치의 캐패시터의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1993
- 1993-09-03 KR KR93017617A patent/KR970004461B1/ko not_active IP Right Cessation
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| KR970004461B1 (en) | 1997-03-27 |
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