KR970018747A - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상에 절연막을 형성하는 공정과; 제1 콘택 홀 영역의 상기 절연막을 하부에 절연막이 잔류되도록 부분적으로 식각하여 제1 콘택 홀을 형성하는 공정과; 상기 제1 콘택 홀 측면에 측벽 스페이서를 형성하는 공정과; 상기 제1 콘택 홀 하부의 절연막을 식각하여 상기 기판과 연결되는 제2 콘택 홀을 형성함과 동시에 상기 측벽 스페이서 측면의 절연막을 소정 두께 식각하는 공정 및; 상기 제1 및 제2 콘택 홀을 포함한 기판의 소정 부분에 제1 도전층을 형성하고, 제1 도전층 위에 유전막과 제2 도전층을 형성하는 공정을 포함하여 소자 제조를 완료하므로써, 1) 기판 손상 및 정션(junction) 손상을 줄일 수 있게 되어 후속 공정을 용이하게 실시할 수 있을 뿐 아니라 리플레쉬(refresh) 특성개선 및 누설전류(leakage current) 감소를 이룰 수 있게 되고, 2) 축적전극용 폴리실리콘의 두께를 조절하여 저장 가능면적을 증가시킬 수 있으며, 3) 공정 단순화를 기할 수 있는 고신뢰성의 반도체소자를 구현할 수 있게 된다.

Description

반도체소자의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2(가)도 내지 제2(자)도는 본 발명에 따른 디램 셀의 캐패시터 제조방법을 도시한 공정수순도.

Claims (9)

  1. 반도체기판 상에 절연막을 형성하는 공정과; 제1 콘택 홀 영역의 상기 절연막을 하부에 절연막이 잔류되도록 부분적으로 식각하여 제1 콘택 홀을 형성하는 공정과; 상기 제1 콘택 홀 측면에 측벽 스페이서를 형성하는 공정과; 상기 제1 콘택 홀 하부의 절연막을 식각하여 상기 기판과 연결되는 제2 콘택 홀을 형성함과 동시에 상기 측벽 스페이서 측면의 절연막을 소정 두께 식각하는 공정 및; 상기 제1 및 제2 콘택 홀을 포함한 기판의 소정 부분에 제1 도전층을 형성하고, 제1 도전층 위에 유전막과 제2 도전층을 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 측벽 스페이서는 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 콘택 홀 하부의 절연막과 측벽 스페이서 측면의 절연막 식각 공정은 상기 측벽 스페이서와 절연막의 식각선택비가 15:1 되는 옥사이드 계열의 식각액으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 제1 콘택 홀은 절연막 상에 감광막 패턴을 형성하여 콘택 홀 영역을 정의하는 공정과; 상기 감광막 패턴을 마스크로 상기 절연막을 하부에 절연막이 잔류되도록 부분적으로 식각하는 공정 및; 상기 감광막 패턴을 제거하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  6. 제1항에 있어서, 상기 제1 도전층은 그 증착 두께를 조절하여 저장 가능면적을 확보하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  7. 제1항에 있어서, 상기 측벽 스페이서는 제1 콘택 홀 및 절연막 상에 상기 절연막에 대해 고식각률 선택비차를 갖는 물질을 증착한 후 이를 건식식각하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  8. 제7항에 있어서, 상기 측벽 스페이서는 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  9. 제1항 또는 제7항에 있어서, 상기 제1 콘택 홀 하부의 절연막과 측벽 스페이서 측면의 절연막 식각공정은 C2F6, C3F6, C4F8, CH2F2, CH3F중 선택된 어느 한 식각 가스를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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