KR980012526A

KR980012526A - 반도체 장치의 커패시터 제조방법

Info

Publication number: KR980012526A
Application number: KR1019960031189A
Authority: KR
Inventors: 이권재
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-04-30

Abstract

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로서, 본 발명에 따른 커패시터 제조 방법에서는 실린더형 스토리지 전극을 형성하기 위하여, 상하로 형성된 2개의 도전층 사이에 개재된 절연층을 부분적으로 습식 식각하고, 다시 제3의 도전층을 적층함으로써 상기 2개의 도전층 사이에 기둥 역할을 하는 지지용 도전층을 형성한 후에, 여분의 절연층을 언더컷(undercut) 공정에 의해 완전히 제거함으로써 스토리지 전극의 유효 면적을 최대한 증대 시킬 수 있다. 본 발명에 의하면 커패시터의 스토리지 전극을 실린더형으로 형성하는 데 있어서 단순한 공정에 의해 동일한 면적 내에서 보다 큰 커패시턴스를 확보할 수 있다.

Description

반도체 장치의 커패시터 제조방법

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 커패시턴스가 향상된 실린더형 스토리지 전극 구조를 갖는 반도체 장치의 커패시터 제조 방법에 관한 것이다.

DRAM과 같은 반도체 장치에서의 셀 커패시턴스는 메모리 셀의 독출 능력 및 소프트 에러 등과 같은 특성과 깊은 관계가 있으므로 매우 중요한 파라미터이다. 그러나, 메모리가 고집적화 되면서 메모리 셀 면적은 급속도로 감소하게 되어 충분한 커패시턴스를 얻지 못하는 문제가 대두되었다. 이에 따라, 좁은 면적에서도 충분한 셀 커패시턴스를 확보할 수 있는 스토리지 전극의 구조 개선이 꾸준히 연구되어 왔다. 대표적으로, 3차원적 구조의 스택형 커패시터를 제안하여 커패시턴스 향상을 도모하고 있는데 이중 스택(double stack) 구조, 핀(fin) 구조, 실리더형 전극(cylindrical electrode) 구조, 스프레드 스택(spread stack) 구조 및 박스(box) 구조 등이 그것들이다. 그중에서 실린더형 전극 구조는 실린더의 외면 뿐 만 아니라 내면까지 유효 커패시터 영역으로 이용할 수 있어서 고집적 메모리 셀에 적합한 구조로 채택되고 있다. 여기서, 상기 종래의 실린더형 전극 구조의 커패시터 제조 방법을 설명한다.

도 1 내지 도 5는 종래 기술에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 1에서, 실리콘 기판(1) 위에 필요 소자들(도시 안됨)을 형성한 후 산화막(2)을 2000 의 두께로 형성한후, 상기 산화막(2) 상에 포토레지스트 패턴(도시 생략)을 형성한다. 이어서, 상기 포토레지스트 패턴을 마스크로 상기 산화막(2)을 식각하여 콘택홀을 형성한다. 계속하여, 상기 포토레지스트 패턴을 제거한 후 커패시터의 제1 전극으로 쓰일 다결정실리콘막(5)을 약 7000 의 두께로 침적시킨다.

도 2에서, 상기 다결정 실리콘막(5) 상에 포토레지스트 패턴(6)을 형성한 후 산화막을 저온에서 전면 침적시킨후 이방성 식각하여 산화막 스페이서(7)를 형성한다.

도 3에서, 상기 포토레지스트 패턴(6) 및 산화막 스페이서(7)를 마스크로하여 상기 다결정실리콘막(5)의 일부를 1차로 식각한다.

도 4에서, 상기 포토레지스트 패턴(6)을 제거한 후 상기 산화막 스페이서(7)를 마스크로 상기 다결정 실리콘막(5)을 2차로 시간 식각(time etch)하여 바닥에 1500 가량 남도록 한다.

도 5에서, BOE(Buffered Oxide Etchant)를 이용하여 상기 산화막 스페이서(7)를 제거한 후 약 50 의 두께로 유전막(8)을 증착하고, 커패시터의 제2 전극으로 쓰일 다결정 실리콘막(9)을 침적시켜서 실린더형 커패시터를 완성한다.

상술한 종래 기술의 커패시터를 형성함에 있어서 다음과 같은 문제점이 있다.

첫째, 실린더형 전극을 형성하기 위한 막의 증착 및 식각 등의 추가 공정이 필요하다. 둘째, 공정 진행상 문제로 커패시터를 형성함에 있어서 다결정 실리콘의 시간 식각에서 식각율이 시간적으로 변할 경우 바닥에 남는 다결정 실리콘의 두께가 변함에 따라 캐패시턴스가 달라지게 되며, 실린더 형성시 스페이서를 이용한 이방성 식각을 진행함에 있어서도 식각 공정의 정확한 조정이 필요하므로 공정상 문제가 야기된다.

따라서, 본 발명의 목적은 공정을 단순하게 진행하면서 커패시턴스를 증대시킬 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 것이다.

제1도 내지 제5도는 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도들이다.

제6도 내지 제11도는 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도들이다.

상기 목적을 달성하기 위하여 본 발명은, 트랜지스터가 형성된 반도체 기판상에 제1 절연층, 제2 절연층, 제1 도전층, 제3절연층 및 제2 도전층을 차례로 적층하는 단계와, 상기 결과물상에 상기 제2 도전층의 소정 부위를 노출시키는 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로 하여 상기 제2 도전층을 건식 식각하는 단계와, 상기 제3 절연층의 노출된 부분을 습식 식각하여 상기 제3 절연층의 일부를 제거하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로하여 상기 제1 도전층, 제2 절연층 및 제1 절연층을 차례로 건식 식각하여 상기 반도체 기판의 일부를 노출시키는 콘택홀을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 결과물 전면에 도전 물질을 적층하여 제3 도전층을 형성하는 단계와 상기 제3 도전층상에 스토리지 전극 형성을 위한 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로하여 상기 제3 도전층 및 제2 도전층을 차례로 건식 식각하는 단계와, 상기 제3 절연층을 습식 식각에 의해 모두 제거하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로하여 제1 도전층을 건식 식각하여 스토리지 전극을 형성하는 단계와,

상기 제2 포토레지스트 패턴을 제거하는 단계와, 상기 결과물 전면에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.

바람직하게는, 상기 제1 절연층은 SOG, USG, BPSG, PSG 및 BSG로 이루어지는 군에서 선택된 어느 하나로 형성되고, 상기 제2 절연층은 SiON 또는 SiN으로 형성되고, 상기 제3 절연층은 LTO 또는 HTO 로 형성된다.

또한 바람직하게는, 상기 제1 도전층, 제2 도전층 및 제3 도전층은 도핑된 다결정 실리콘으로 형성된다.

본 발명에 의하면, 커패시터의 스토리지 전극을 실린더형으로 형성하는 데 있어서 단순한 공정에 의해 동일한 면적 내에서 보다 큰 커패시턴스를 확보할 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 6 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

도 6을 참조하면, 먼저 반도체 기판(10) 위에 필요한 소자들(도시 생략)을 형성한 후, 제1 절연층(11)을 약6000 의 두께로 적층하고, 그 위에 제2 절연층(12)을 약 200 의 두께로 적층한다. 바람직하게는, 상기 제1 절연층(11)은 SOG, USG, BPSG, PSG 및 BSG로 이루어지는 군에서 선택된 어느 하나로 형성되고, 상기 제2 절연층(12)은 SiON 또는 SiN으로 형성된다. 그리고, 상기 제2 절연층(12) 위에 제1 도전 물질, 예를 들면 도핑된 다결정 실리콘을 약 1500 의 두께로 적층하여 제1 도전층(13)을 형성하고, 그 위에 제3 절연층(14)을 3000 의 두께로 형성한다. 바람직하게는, 상기 제3 절연층(14)은 LTO 또는 HTO로 형성된다. 그리고, 상기 제3 절연층(14) 위에 제2 도전 물질, 예를 들면 도핑된 다결정 실리콘을 약 1500 의 두께로 적층하여 제2 도전층(15)을 형성한다.

도 7을 참조하면, 상기 도 6의 결과물상에 상기 제2 도전층의 소정 부위를 노출시키는 포토레지스트 패턴(21)을 형성한다.

도 8은 상기 도 7의 결과물에서 상기 반도체 기판(10)을 노출시키는 콘택홀을 형성하는 단계를 나타낸 것이다. 구체적으로 설명하면, 상기 포토레지스트 패턴(21)을 식각 마스크로하여 상기 제2 도전층(15)을 건식 식각하고, 상기 제3 절연층(14)의 노출된 부분을 습식 식각하여 상기 제3 절연층(14)의 일부를 제거하고, 상기 제1 도전층(13), 제2 절연층(12) 및 제1 절연층(11)을 차례로 건식 식각하여 상기 반도체 기판(10)의 일부를 노출시키는 콘택홀(h)을 형성한다.

도 9는 스토리지 전극을 형성하기 위한 도전 물질을 적층하는 단계를 나타낸 것이다. 구체적으로 설명하면, 상기 제8도의 결과물상에서 상기 포토레지스트 패턴(21)을 제거한 후, 제3 도전 물질, 예를 들면 도핑된 다결정 실리콘을 약 1000 의 두께로 적층하여 제3 도전층(23)을 형성한다. 상기 제3 도전층(23)은 상기 제1 도전층(13)과 제2 도전층(15)이 상호 연결된 상태로 지지될 수 있도록 그 사이에서 기둥 역할을 하는 지지용 도전층을 형성하게 된다.

도 10은 스토리지 전극을 패턴닝하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 9의 결과물상에 포토레지스트 패턴(31)을 형성한 후, 상기 포토레지스트 패턴(31)을 식각 마스크로하여 상기 제3 도전층(23) 및 제2 도전층(15)을 차례로 건식 식각하여 제3 도전층 패턴(23A) 및 제2 도전층 패턴(15A)을 형성한다. 그 후, 상기 제3 절연층(14)을 습식 식각에 의해 모두 제거하고, 상기 제1 도전층(13)을 건식 식각하여 제1 도전층 패턴(13A)을 형성한다. 이로써, 스토리지 전극이 형성된다.

도 11은 유전막 및 플레이트 전극을 형성하는 단계를 나타낸 것이다. 구체적으로 설명하면, 상기 제10도의 결과물상에서 상기 포토레지스트 패턴(31)을 제거한 후, 상기 결과물 전면에 유전막(도시 생략) 및 플레이트 전극(41)을 형성하여 반도체 장치의 커패시터를 완성한다.

상술한 바와 같은 본 발명의 바람직한 실시예에 따르면, 상하로 형성된 2개의 도전층 사이에 개재된 절연층을 부분적으로 습식 식각하고, 다시 제3의 도전층을 적층함으로써 상기 2개의 도전층 사이에 기둥 역할을 하는 지지용 도전층을 형성한 후에, 여분의 절연층을 언더컷(undercut) 공정에 의해 완전히 제거함으로써 스토리지 전극의 유효 면적을 최대한 증대 시킬 수 있다. 또한, 지지용 도전층을 형성함으로써, 기존의 언더컷 공정에서와 같이 습식 식각중에 기계적 스트레스에 의해 도전층의 일부가 파괴되는 문제점을 개선 할 수 있다.

따라서, 본 발명에 의하면 커패시터의 스토리지 전극을 실린더형으로 형성하는 데 있어서 단순한 공정에 의해 동일한 면적 내에서 보다 큰 커패시턴스를 확보할 수 있다.

이상, 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 당업자의 통상적인 지식의 범위에서 그 변형이나 개량이 가능하다.

Claims

트랜지스터가 형성된 반도체 기판상에 제1 절연층, 제2 절연층, 제1 도전층, 제3 절연층 및 제2 도전층을 차례로 적층하는 단계와, 상기 결과물상에 상기 제2 도전층의 소정 부위를 노출시키는 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로하여 상기 제2 도전층을 건식 식각하는 단계와, 상기 제3 절연층의 노출된 부분을 습식 식각하여 상기 제3 절연층의 일부를 제거하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로하여 상기 제1 도전층, 제2 절연층 및 제1 절연층을 차례로 건식 식각하여 상기 반도체 기판의 일부를 노출시키는 콘택홀을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 결과물 전면에 도전 물질을 적층하여 제3 도전층을 형성하는 단계와, 상기 제3 도전층상에 스토리지 전극 형성을 위한 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로하여 상기 제3 도전층 및 제2 도전층을 차례로 건식 식각하는 단계와, 상기 제3 절연층을 습식 식각에 의해 모두 제거하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로하여 제1 도전층을 건식 식각하여 스토리지 전극을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 제거하는 단계와, 상기 결과물 전면에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제1 절연층은 SOG, USG, BPSG, PSG 및 BSG로 이루어지는 군에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제2 절연층은 SiON 또는 SiN으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제3 절연층은 LTO 또는 HTO로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제1 도전층, 제2 도전층 및 제3 도전층은 도핑된 다결정 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.