KR100459707B1 - 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법이 개시된다. 본 발명에서는 실린더형 커패시터 하부전극의 높이가 증가되면서 발생하는 하부전극의 쓰러짐을 방지하기 위하여, 하부전극들 사이에 하부전극들끼리 서로 지지할 수 있는 지지대를 형성한다. 그리고, 지지대와 일체로 형성된 프레임을 주변회로 영역에 두어 프레임 하부에 형성된 몰드 산화막이 식각되는 것을 방지함으로써, 셀 영역과 주변회로 영역과의 단차 증가를 완화할 수 있다.

Description

실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device having cylinder-type capacitor and fabricating method thereof}
본 발명은 커패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 실린더형 커패시터의 하부전극이 쉽게 쓰러지는 것이 방지되고, 셀 영역과 주변회로 영역간의 단차가 개선된 반도체 소자 및 그 제조 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 소자의 경우, 제한된 면적에서 충분한 셀 정전용량을 확보하기 위하여 많은 노력이 요구된다. 일반적으로 제한된 면적 내에서 충분한 셀 정전용량을 확보하기 위한 방법의 예로는, 유전막으로서 고유전 물질을 사용하는 방법, 유전막의 두께를 감소시키는 방법, 하부전극의 유효면적을 증가시키는 방법 등이 있다. 이중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그러므로 기존에 사용하던 유전막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부전극의 유효면적을 증가시키는 방법이 실공정에 적용하기가 가장 유망하다.
하부전극의 유효면적을 증가시키는 방법으로는, 하부전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부전극간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부전극간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 그러므로 셀 정전용량을 향상시키기 위해서는 하부전극을 입체화하고 그 높이를 증가시키는 방법이 통상 채택되고 있다.
그런데 하부전극을 실린더형으로 입체화하는 방법은 전하 저장 면적을 많이 확보하여 에러에 강하다는 장점이 있으나, 그 형성 방법에 상당한 어려움이 있다. 집적화된 OCS(One Cylinder Stack) 구조에서 소자의 동작에 필요한 일정량 이상의 정전용량을 확보할 수 있도록 하부전극의 높이를 증가시키려면 몰드 산화막(mold oxide)을 두껍게 형성해야만 한다. 이 경우 하부전극이 형성될 스토리지 노드홀 식각시 슬로프(slope)가 심하게 발생하므로 스토리지 노드홀 바닥 부분의 CD가 작아진다. 이에 따라 얇고 높게 형성되는 하부전극의 하단부는 좁아서 상당히 불안정한 형상을 지닌다. 또한, 후속 공정에서 발생되는 열응력에 의해 일부 취약한 하부전극이 쓰러지거나 부러지면서 셀간에 브릿지를 발생시켜 소자의 불량을 유발하는 문제점을 지니고 있다.
한편, 하부전극의 높이가 증가되면서 커패시터가 형성되는 셀 영역과 커패시터가 형성되지 않는 주변회로 영역간의 단차가 심하게 발생하는 부작용이 있다. 이에 따라, 후속의 금속 배선 공정을 수행하기 위해서는 커패시터가 형성된 결과물 상에 형성하는 금속간 유전막(Inter Metal Dielectric : IMD)을 평탄화하는 공정을 반드시 수행하여야 한다.
IMD를 평탄화하는 방법으로는 IMD로서 BPSG(Boron Phosphorus Silicate Glass)막을 형성하고 이를 리플로우(reflow)시키는 방법, 또는 IMD를 두텁게 형성한 다음 셀 영역과 주변회로 영역에 형성된 IMD의 단차가 작아지도록 셀 영역 상의 IMD를 일부 식각해낸 후 남아 있는 IMD를 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)하여 평탄화하는 방법 등이 있다. 그러나 리플로우 공정은 고온에서 수행되므로, 고집적 소자의 트랜지스터에 열적 부담을 주어 그 특성이 저하될 염려가 있고, 콘택 영역의 저항이 증가될 수 있다. 그리고 식각 및 CMP를 이용하는 방법은 매우 복잡하다는 문제가 있다. 따라서, 가급적이면 셀 영역과 주변회로 영역간에 단차를 발생시키지 않으면서 커패시터를 제조할 수 있는 방법이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 실린더형 커패시터의 하부전극이 쉽게 쓰러지는 것이 방지되고, 반도체 소자의 셀 영역과 주변회로 영역간의 단차가 개선된 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 실린더형 커패시터의 하부전극이 쓰러지는 일이 없고, 반도체 소자의 셀 영역과 주변회로 영역간의 단차를 발생시키지 않으면서 셀 영역에 실린더형 커패시터를 제조하는 방법을 제공하는 것이다.
도 1은 본 발명을 적용한 실시예들에서 제조하고자 하는 COB(Capacitor Over Bit line) 구조 디램(DRAM) 소자의 레이아웃도이다.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 도 1의 A-A' 단면에 대응되는 도면들로서, 본 발명의 제 1 실시예에 따른 반도체 소자 제조 방법을 설명하는 공정 중간 단계 구조물들을 나타낸다.
도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b는 도 1의 B-B' 단면에 대응되는 도면들로서, 본 발명의 제 1 실시예에 따른 반도체 소자 제조 방법을 설명하는 공정 중간 단계 구조물들을 나타낸다.
도 2c, 도 3c 내지 도 3e, 도 4c 및 도 5c는 본 발명의 제 1 실시예 및 그 변형예들에 따른 반도체 소자 제조 방법을 설명하는 공정 중간 단계 구조물들의 상면도들이다.
도 9는 본 발명의 제 2 실시예에 따른 방법을 설명하는 공정 중간 단계 구조물의 상면도이다.
<도면의 주요 부분에 대한 부호의 설명>
180 : 스토리지 노드 콘택플러그, 210 : 제 1 몰드 산화막,
220 : 지지대용 막, 220a : 지지대용 라인 타입 패턴,
220b : 프레임, 230 : 제 2 몰드 산화막,
240, 240a : 스토리지 노드 홀, 220c : 지지대,
250a : 하부전극, 280 : 유전막,
290 : 상부전극
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자는, 셀 영역과 상기 셀 영역을 둘러싸는 주변회로 영역으로 한정된 반도체 기판을 포함한다. 상기 셀 영역에는 상기 반도체 기판의 도전 영역과 연결되는 다수의 실린더형 하부전극이 행 방향 및 열 방향을 따라 배열된다. 상기 하부전극 내측 표면과 외측 표면에는 유전막 및 상부전극이 순차 형성되어 커패시터들을 구성한다. 상기 하부전극들 사이에는 상기 하부전극들끼리 서로 지지할 수 있도록 막대 모양 지지대들이 형성되어 있다. 그리고, 상기 지지대들 중 최외곽에 형성된 지지대들과 일체로 연결되어 있는 프레임은 상기 주변회로 영역을 덮으면서, 그 하부의 몰드 산화막을 보호한다.
상기 지지대들은 상기 하부전극의 행 방향, 열 방향 또는 행 및 열 방향을 따라 배열된 것일 수 있다. 이 때, 상기 지지대들은 동일 행 또는 동일 열 상에 배열된 하부전극들 사이에 위치하거나, 이웃하는 두 개의 행 또는, 이웃하는 두 개의 열 상에 배열된 하부전극들 사이에 위치할 수 있다.
상기 지지대들은 상기 하부전극의 높이를 통틀어 한 개 이상 구비될 수 있다. 지지대들의 개수가 많을수록 하부전극의 쓰러짐은 효과적으로 방지될 것이다.
상기 지지대들 및 프레임은 소정의 식각 용액에 대해 상기 몰드 산화막과 식각선택비가 다른 물질로 이루어진 것이 바람직하다.
상기 지지대들 및 프레임은 실리콘 질화막으로 형성되어 있을 수 있다. 그리고, 상기 지지대들 및 프레임은 10 ~ 1000 Å 정도 두께일 수 있다. 상기 지지대들은 상기 하부전극과 접착성이 양호한 막질로 이루어진 것이 바람직하다. 예를 들어, 상기 하부전극이 도핑된 폴리실리콘으로 이루어진 경우라면, 상기 지지대들은 실리콘 질화막으로 형성되어 있을 수 있다.
상기 지지대들의 각 단부는 상기 하부전극의 외벽보다 그 내부로 소정 깊이 들어가 있을 수 있다. 이렇게 되면 하부전극과 지지대들의 접촉 면적이 증가되어 그들간의 접착 상태가 양호해진다.
본 발명에 있어서, 상기 셀 영역과 주변회로 영역의 단차는 실질적으로 상기 커패시터의 높이에서 상기 몰드 산화막의 두께만큼 제한 것이 된다. 따라서, 몰드 산화막을 전부 제거하는 종래 반도체 소자에 비해서는 단차 증가가 많이 억제된다.
상기 지지대들은 상기 하부전극 높이의 반보다 높은 곳에 위치하는 것이 바람직하다. 지지대들이 위치하는 높이가 높을수록 지지대가 하부전극을 지지하는 효과를 증가시킬 수 있을 것이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, (a) 반도체 기판 상에 셀 영역과 상기 셀 영역을 둘러싸는 주변회로 영역을 한정하는 단계; (b) 상기 셀 영역에서 상기 반도체 기판의 도전 영역과 연결되며 행 방향 및 열 방향을 따라 배열되는 다수의 실린더형 커패시터의 하부전극과, 상기 하부전극들끼리 서로 지지할 수 있도록 상기 하부전극들 사이에 구비되는 막대 모양 지지대들과, 상기 지지대들 중 최외곽에 형성된 지지대들과 일체로 연결되어 상기 주변회로 영역을 덮는 프레임을 형성하는 단계; 및 (c) 상기 하부전극 내측 표면과 외측 표면에 유전막 및 상부전극을 순차 형성하는 단계를 포함한다.
상기 (b) 단계에서는 상기 지지대들 및 프레임을 형성한 이후에 상기 하부전극을 형성하는 것이 바람직하다.
본 발명의 일 실시예에서 상기 (b) 단계는, 상기 반도체 기판 전면에 제 1 몰드 산화막을 형성하는 단계; 상기 제 1 몰드 산화막 전면에 지지대용 막을 형성하는 단계; 상기 지지대용 막을 패터닝하여 상기 행 방향 또는 열 방향을 따라 신장하는 지지대용 라인 타입 패턴들 및 상기 지지대용 라인 타입 패턴들의 각 단부와 일체로 연결된 상기 프레임을 형성하는 단계; 상기 지지대용 라인 타입 패턴들, 프레임 및 제 1 몰드 산화막 상에 제 2 몰드 산화막을 형성하는 단계; 상기 제 2 몰드 산화막, 지지대용 라인 타입 패턴들 및 제 1 몰드 산화막을 식각하여 상기 반도체 기판에 형성된 도전 영역을 노출시킴으로써, 상기 행 방향 및 열 방향을 따라 배열되는 다수의 스토리지 노드 홀들을 형성함과 동시에, 상기 지지대용 라인 타입 패턴들이 식각되어 상기 스토리지 노드 홀들 사이에 구비된 지지대들을 형성하는 단계; 상기 스토리지 노드 홀들의 내벽 상에 하부전극들을 형성하여 상기 지지대들과 연결시키는 단계; 및 주변회로 영역 상의 상기 프레임을 이용하여 상기 프레임 하부의 제 1 몰드 산화막은 보호하면서 상기 제 2 및 제 1 몰드 산화막을 제거하는 단계를 포함한다.
여기서, 상기 스토리지 노드 홀들은 상기 지지대용 라인 타입 패턴들을 가로질러 형성할 수 있다. 대신에, 상기 스토리지 노드 홀들은 이웃하는 두 개의 스토리지 노드 홀들 사이에 하나의 상기 지지대용 라인 타입 패턴이 놓이도록 형성할 수 있다. 상기 지지대용 막은 소정의 식각 용액에 대해 상기 제 1 및 제 2 몰드 산화막과 식각선택비가 다른 물질을 이용하여 형성하는 것이 바람직하다. 상기 스토리지 노드 홀들을 형성하는 단계 이후, 상기 스토리지 노드 홀들의 폭을 넓힘과 동시에 상기 스토리지 노드 홀들 사이에 구비된 지지대들의 단부가 상기 스토리지 노드 홀들의 내벽 안쪽으로 노출되도록 상기 스토리지 노드 홀들의 내벽을 습식 세정하는 단계를 더 포함할 수 있다.
상기 하부전극을 형성하고, 제 2 및 제1 몰드 산화막을 제거하는 단계는 다음과 같이 이루어질 수 있다. 먼저, 상기 스토리지 노드 홀들이 형성된 결과물 상에 하부전극용 도전층을 형성한 다음, 상기 스토리지 노드 홀들을 완전히 매립하는 산화막을 형성한다. 상기 제 2 몰드 산화막의 상면이 드러날 때까지 상기 산화막 및 상기 제 2 몰드 산화막 상에 형성된 상기 하부전극용 도전층을 평탄화하여 제거한다. 습식 식각으로 상기 산화막, 제 2 및 제 1 몰드 산화막을 제거한다.
본 발명의 다른 실시예에서 상기 (b) 단계는, 상기 일 실시예와 대체로 비슷하지만, 지지대용 라인 타입 패턴들이 상기 행 및 열 방향을 따라 신장하며 서로 교차하도록 형성되는 것이 특징이며, 스토리지 노드 홀들은 상기 지지대용 라인 타입 패턴들이 교차하는 부분을 식각하여 형성하는 것이 특징이다. 이렇게 할 경우 지지대들이 하부전극의 행 및 열 방향에서 하부전극을 지지하게 되므로, 열 또는 행 방향에서 지지하는 경우보다 지지하는 힘이 더 커진다.
본 발명에서는 실린더형 커패시터 하부전극의 높이가 증가되면서 발생하는 하부전극의 쓰러짐을 방지하기 위하여, 하부전극들 사이에 하부전극들끼리 서로 지지할 수 있는 지지대를 형성한다. 그리고, 지지대와 일체로 형성된 프레임을 주변회로 영역에 두어 주변회로 영역에 형성된 몰드 산화막이 식각되는 것을 어느 정도방지함으로써 셀 영역과 주변회로 영역과의 단차 증가를 억제할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 설명 및 도시의 편의를 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명을 적용한 실시예들에서 제조하고자 하는 COB 구조 디램 소자의 레이아웃도이다. 참조 부호 95a 및 95b는 각각 소스와 드레인을, 105는 게이트를, 115a 및 115b는 셀 패드를, 125는 비트라인을, 180은 스토리지 노드 콘택플러그를 각각 나타낸다. 본 실시예는 특히, 스토리지 노드 콘택플러그(180)의 상면에 접하여 형성되는 실린더형 커패시터에 관한 것이다. 이상의 요소를 모두 포함하는 부분을 참조번호 C로 가리켜 셀 영역이라 정의한다. 셀 영역(C)을 둘러싸는 부분은 주변회로 영역(P)으로 정의한다.
이하에서는 도 1의 A-A' 단면에 대응하며 공정 중간 단계 구조물들을 나타내는 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a와, 도 1의 B-B' 단면에 대응하는 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b 그리고 각 공정 중간 단계에서의 상면도들인 도 3c 내지 도 3e, 도 4c 및 도 5c를 참조하여, 본 발명에 따른 반도체 소자의 제조 방법을 적용한 제 1 실시예 및 그 변형예들을 설명한다.
도 2a와 도 2b를 참조하면, 우선 도 1에 나타낸 바와 같은 구조를 형성한다. 구체적으로 살펴보면, 반도체 기판(90)에 활성영역과 비활성영역을 정의하기 위한 얕은 트렌치 소자분리막(shallow trench isolation, 100)을 형성한다. 다음에, 활성영역 상에 게이트(105)들을 형성한다. 게이트(105)는 게이트 산화막(101), 게이트 도전막(102) 및 마스크 질화막(103)을 차례로 적층하여 형성한다. 반도체 기판(90) 전면에 실리콘 질화물을 증착한 다음, 이를 이방성 식각하여 게이트(105)의 양측벽에 절연막 스페이서(106)를 형성한다. 이어서, 반도체 기판(90) 전면에 불순물을 주입하여 다수의 소스(95a) 및 드레인(95b)을 형성한다.
계속하여, 반도체 기판(90) 전면에 층간의 절연을 위한 제 1 절연막(110)을 형성한 다음, 그 상면을 화학적 기계적 연마(Chemical Mechanical Polishing : 이하 "CMP")하여 평탄화한다. 다음에, 셀 패드용 마스크를 사용하여 소스(95a) 및 드레인(95b)이 노출될 때까지 게이트(105) 양측의 제 1 절연막(110)을 식각함으로써 셀 패드용 콘택홀들을 형성한다. 셀 패드용 마스크를 제거한 다음, 셀 패드용 콘택홀들을 도전물질로 채운다. 이어서, 절연막(110)과 그 상면이 나란하도록 CMP에 의하여 도전물질을 평탄화함으로써 소스(95a) 및 드레인(95b)과 전기적으로 연결되는 셀 패드들(115a, 115b)을 형성한다.
계속하여, 반도체 기판(90) 전면에 층간의 절연을 위한 제 2 절연막(117)을 더 형성한 후 이를 식각하여 셀 패드들(115b)을 각각 노출시키는 비트라인 콘택홀들을 형성한다. 다음, 비트라인 콘택홀들을 도전물질로 매립하여 비트라인 콘택플러그(도 1의 참조부호 120)들을 형성한 다음, 비트라인 콘택플러그들 위를 지나며 게이트(105)들과 교차하는 비트라인(125)들을 형성한다.
특히 도 2a에서와 같이, 비트라인(125)은 비트라인 도전막(121) 및 캡층(122)을 순차 적층하여 형성한다. 이어서 반도체 기판(90) 전면에 실리콘 질화물을 증착한 후 이방성 식각하여 비트라인(125)의 측벽에 비트라인 스페이서(126)를 형성한다. 비트라인 스페이서(126)까지 형성된 결과물 상에 제 3 절연막(140)을 형성한 후, 이를 식각하여 셀 패드(115a)들을 각각 노출시키는 스토리지 노드 콘택홀들을 형성한다. 스토리지 노드 콘택홀들에 도전 물질을 매립하고 상면을 평탄화하여 스토리지 노드 콘택플러그(180)들을 형성한다.
이제 스토리지 노드 콘택플러그(180)들을 포함하는 제 3 절연막(140) 전면에 식각저지막(200)을 형성한다. 식각저지막(200)으로는 예컨대 실리콘 질화물을 증착할 수 있다. 식각저지막(200) 상에 제 1 몰드 산화막(210)을 형성한다. 제 1 몰드 산화막(210)은, 예컨대 BPSG 또는 PE(Plasma Enhanced)-CVD에 의한 TEOS(Tetra Ethyl Ortho Silicate)막을 형성할 수 있다. 이어서, 제 1 몰드 산화막(210) 전면에 지지대용 막(220)을 형성한다. 지지대용 막(220)은 제 1 몰드 산화막(210) 및 후속적으로 형성하는 다른 몰드 산화막과 소정의 식각 용액에 대하여 식각선택비가 다른 막으로 형성하는 것이 바람직하다. 예를 들어, 실리콘 질화물을 증착하여 형성할 수 있다. 그리고, 지지대용 막(220)의 두께는 10 ~ 1000 Å 정도일 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 지지대용 막(220)을 건식 식각으로 패터닝하여 게이트(105) 방향을 따라 신장하는 지지대용 라인 타입 패턴(220a)들과, 지지대용 라인 타입 패턴(220a)들의 각 단부와 일체로 연결된 프레임(220b)을 형성한다. 지지대용 막(220)이 패터닝되어 제거되는 부분에서는 제 1 몰드 산화막(210)의 상면이 노출된다. 도 3a와 도 3b는 각각 도 3c의 A-A' 단면, B-B' 단면에 대응된다.
특히 도 3c를 참조하면, 점선으로 표시한 부분은 커패시터를 형성하기 위하여 후속적으로 스토리지 노드 홀이 형성될 부분(S)이다. 커패시터들은 도 1의 스토리지 노드 콘택플러그(180)들 상면에 각각 접하여 형성할 것이므로, 스토리지 노드 홀들이 형성될 부분은 도 1과 같은 레이아웃이 정해지면 그에 따라 정해진다. 따라서, 지지대용 라인 타입 패턴(220a)들의 위치는 스토리지 노드 홀들과의 위치를 고려하여 그 최종 목적물인 지지대를 어느 위치에 둘 것인가에 따라 다르게 설계한다. 본 실시예에서는 도 3c에 나타낸 바와 같이 스토리지 노드 홀들이 지지대용 라인 타입 패턴(220a)을 가로지를 수 있도록 지지대용 라인 타입 패턴(220a)을 형성한다. 변형예에서는 이 대신에, 도 3d에서와 같이 이웃하는 두 개의 스토리지 노드 홀들 사이에 하나의 지지대용 라인 타입 패턴(220a)이 놓이도록 형성한다. 다른 변형예에서는, 도 3e에 나타낸 바와 같이 지지대용 라인 타입 패턴(220a)들을 게이트(105) 방향이 아닌 비트라인(125) 방향을 따라 신장하도록 형성할 수도 있다.
그리고, 지지대용 라인 타입 패턴(220a)들과, 지지대용 라인 타입 패턴(220a)들의 각 단부와 일체로 연결된 프레임(220b)을 형성하는 단계는 한 번 이상 더 수행할 수도 있다. 이를 위해서는 몰드 산화막 형성, 지지대용 막 형성 및지지대용 막 패터닝의 단계를 반복하여 수행한다. 이렇게 하면, 하부전극을 측면에서 지지하는 지지대들은 하부전극의 높이를 통틀어 한 개 이상이 된다. 지지대들이 많을수록 하부전극을 더욱 견고히 지탱하여 하부전극이 쓰러지는 것을 방지하는 효과는 커지지만, 이를 위한 공정 수가 많아지거나 하부전극의 유효면적을 조금씩 감소시키는 것도 고려하여 적절한 지지대의 개수를 정하도록 한다.
다음에 도 4a, 도 4b 및 도 4c를 참조하면, 지지대용 라인 타입 패턴(220a)들, 프레임(220b) 및 제 1 몰드 산화막(210) 상에 제 2 몰드 산화막(230)을 형성한다. 제 2 몰드 산화막(230)은 제 1 몰드 산화막(210)과 동일한 방법에 의하여 형성할 수 있다. 제 2 몰드 산화막(230)을 제 1 몰드 산화막(210)과 동일한 방법에 의하여 형성하지 않더라도, 소정의 식각 용액에 대해 지지대용 막(220)과 식각선택비가 다른 물질을 증착하여 제 2 몰드 산화막(230)을 형성하면 된다.
계속하여, 도 3c에서 스토리지 노드 홀 예정 영역(S)으로 표시한 부분에 놓이는 제 2 몰드 산화막(230), 지지대용 라인 타입 패턴(220a)들 및 제 1 몰드 산화막(210)을 식각하여 다수의 스토리지 노드 홀(240)들을 형성한다. 이 때에는 제 1 및 제 2 몰드 산화막(210, 230)과 지지대용 라인 타입 패턴(220a)들간의 식각선택비가 없는 건식 식각에 의하여 식각한다. 이 때, 식각저지막(200)도 식각하여 스토리지 노드 콘택플러그(180)의 상면을 노출시킨다. 특히 도 4c를 참조하면, 스토리지 노드 홀(240)들이 형성되면서 지지대용 라인 타입 패턴(220a)들이 식각됨에 따라, 스토리지 노드 홀(240)들 사이에 막대 모양 지지대(220c)들이 형성된다. 도 4a와 도 4b는 각각 도 4c의 A-A' 단면, B-B' 단면에 대응된다.
도 5a, 도 5b 및 도 5c를 참조하면, 스토리지 노드 홀(240)들의 내벽을 습식 세정한다. 이에 따라, 스토리지 노드 홀(240) 각각은 폭이 확장된 스토리지 노드 홀(240a)이 되면서, 스토리지 노드 홀(240a)들 사이에 구비된 지지대(220c)들의 단부는 스토리지 노드 홀(240a)들의 내벽 안쪽으로 노출된다. 습식 세정 단계는 생략할 수 있다.
도 6a 및 도 6b를 참조하면, 스토리지 노드 홀(240a)들이 형성된 결과물 상에 하부전극용 도전층(250)을 형성한다. 예컨대 도핑된 폴리실리콘막을 상기 결과물 전면에 형성한다. 지지대(220c)들을 이루고 있는 막질과 도전층(250)을 이루고 있는 막질은 상호 접착력이 우수한 막질을 이용하여 형성하는 것이 바람직하다. 본 실시예에서 지지대(220c)들을 이루고 있는 실리콘 질화막과, 도전층(250)을 이루고 있는 도핑된 폴리실리콘막은 이 조건을 만족한다. 그러나, 본 발명에 이러한 물질에만 한정되어 구현될 수 있는 것은 아니다. 예컨대, 귀금속 또는 귀금속 산화물로 이루어진 하부전극을 형성하기 위하여 하부전극용 도전층으로서 Pt, Ru 또는 이들의 산화물을 이용하는 경우라도, 이들 물질과 접착성이 양호한 적절한 물질을 이용하여 지지대들을 형성하면 이른바 MIM(Metal-Insulator-Metal) 커패시터 또는 MIS(Metal-Insulator-Semiconductor) 구조의 커패시터도 제조할 수 있다.
다음, 스토리지 노드 홀(240a)들을 완전히 매립하는 산화막(260)을 형성한다. 예컨대 매립 특성이 우수한 SOG(Spin On Glass)막, BPSG막, USG(Undoped Silicate Glass)막 또는 PE-TEOS막을 형성한다. 스토리지 노드 홀(240a) 안쪽으로 들어가 노출된 지지대(220c)들의 단부에도 도전층(250)이 형성되면서, 도전층(250)과 지지대(220c)의 접촉면적이 증가되고, 이에 따라 도전층(250)과 지지대(220c)들의 접착력이 증대된다. 계속하여, 제 2 몰드 산화막(230)의 상면이 드러날 때까지 산화막(260)과, 제 2 몰드 산화막(230) 상에 형성된 도전층(250)의 상부를 CMP 공정 및 에치백(etch back)공정을 이용, 평탄화하여 제거한다. 예컨대 도면에서 R-R' 선 윗부분을 제거한다. 그러면, 셀마다 분리된 하부전극(250a)이 형성된다.
다음에 도 7a 및 도 7b에서와 같이, 습식 식각으로 하부전극(250a) 안쪽에 남아 있는 산화막(260), 제 2 및 제 1 몰드 산화막(230, 210)을 제거한다. 지지대용 막(220)에 대해 제 1 및 제 2 몰드 산화막(210, 230)의 식각선택비가 큰 식각 용액을 이용하면 지지대(220c)들은 식각되지 않고 남는다. 도 7a는 도 1에서 주변회로 영역(P)까지 확장하여 도시한 것이다. 도 7a에서도 알 수 있듯이, 셀 영역(C) 내의 산화막(260), 제 2 및 제 1 몰드 산화막(230, 210)은 완전히 제거되지만 주변회로 영역(P)에서는 셀 영역(C) 경계의 제 1 몰드 산화막 부분만 일부 식각되고 프레임(220b) 하부의 제 1 몰드 산화막(210)은 대체로 유지된다. 이것은 프레임(220b)이 식각저지막으로 작용하여 그 하부의 제 1 몰드 산화막(210)을 보호하기 때문이다.
도 8a 및 도 8b를 참조하면, 하부전극(250a) 내측 표면과 외측 표면에 유전막(280) 및 상부전극(290)을 순차 형성하여 커패시터(300)를 제조한다. 도 8a는 도 1에서 주변회로 영역(P)까지 확장하여 도시한 것이다. 도면에서도 확인할 수 있듯이, 셀 영역(C)과 주변회로 영역(P)간의 단차는 실질적으로 커패시터(300)의 높이에서 프레임(220b) 하부의 제 1 몰드 산화막(210)의 두께를 제한 것이 된다. 따라서, 몰드 산화막을 전부 제거하는 종래의 제조 방법에 비하여, 본 발명에 따를 경우에는 제 1 몰드 산화막(210)의 두께만큼 단차가 보상되는 효과가 있다.
도 1 및 8a에서 알 수 있듯이, 본 발명의 실시예에 따른 반도체 소자는 셀 영역(C)과 셀 영역(C)을 둘러싸는 주변회로 영역(P)으로 한정된 반도체 기판(90)을 포함한다. 실린더형 하부전극(250a), 유전막(280) 및 상부전극(290)을 포함하여 이루어지는 다수의 커패시터(300)들은 셀 영역(C)에서 반도체 기판(90)의 도전 영역, 즉 스토리지 노드 콘택플러그(180)와 연결되며 행 방향 및 열 방향을 따라 배열된다. 지지대(220c)들은 하부전극(250a)들끼리 서로 지지할 수 있도록 하부전극(250a)들 사이에 형성되어 있다. 그리고, 지지대(220c)들 중 최외곽에 형성된 지지대(220c)들과 일체로 연결되어 주변회로 영역(P)을 덮고 있는 프레임(220b)은 그 하부의 제 1 몰드 산화막(210)을 보호하고 있다.
도 3c 또는 도 3e와 같이 지지대용 라인 타입 패턴(220a)들을 형성한 경우에는, 지지대(220c)들은 동일 행 또는 동일 열 상에 배열된 하부전극(250a)들 사이에 위치하게 된다. 그리고, 도 3d와 같이 지지대용 라인 타입 패턴(220a)들을 형성한 경우에는, 지지대(220c)들은 이웃하는 두 개의 행 또는, 이웃하는 두 개의 열 상에 배열된 하부전극(250a)들 사이에 위치하게 된다.
지지대(220c)들이 하부전극(250a)의 상부에 위치할수록 하부전극(250a)을 측면에서 지탱하는 효과가 크다. 그러나, 지지대(220c)들이 너무 위쪽에 위치할 경우에는 평탄화 등의 단계에서 소실될 우려가 있으므로 적절한 높이를 결정할 필요가 있다. 예를 들어, 지지대(220c)들은 하부전극(250a) 높이의 반보다 높은 곳에 위치하도록 할 수 있다. 지지대(220c)들이 하부전극(250a) 높이를 통틀어 두 개 이상인 경우, 가장 위에 있는 지지대의 높이가 하부전극(250a) 높이의 반보다 높은 곳에 위치하도록 할 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 방법을 설명하는 공정 중간 단계 구조물의 상면도이다. 먼저 앞의 제 1 실시예에서처럼 도 2a 및 도 2b를 참조하여 설명한 단계, 즉 지지대용 막(220) 형성 단계까지 진행한다. 다음에 도 9에 나타낸 바와 같이 지지대용 막(220)을 패터닝하여 게이트(105) 방향 및 비트라인(125) 방향을 따라 신장하며 서로 교차하는 지지대용 라인 타입 패턴(220a)들 및 지지대용 라인 타입 패턴(220a)들의 단부에 일체로 연결된 프레임(220b)을 형성한다. 후속적으로 스토리지 노드 홀을 형성할 부분(S)은 지지대용 라인 타입 패턴(220a)들이 교차하는 부분 상에 놓여진다. 이와 같이 할 경우, 결과적인 지지대들은 하부전극의 행 및 열 방향을 따라 배열된다. 따라서, 지지대들이 하부전극을 지탱하는 기계적 힘은 지지대들이 행 또는 열 방향을 따라 배열되는 경우보다 더욱 증가된다.
상술한 바와 같이 본 발명은, 하부전극의 높이가 증가하여도 하부전극이 쓰러지는 문제를 완전히 해결한다. 지지대가 측면에서 지지하는 상태로 하부전극을 형성하므로 하부전극이 부러져 쓰러짐으로 인해 인접하는 커패시터간에 브릿지가 발생되는 것을 방지한다. 즉, 하부전극이 이탈되거나 후속 세정 공정에서 하부전극이 쓰러지는 것을 방지할 수 있고, 이로 인해 양호한 패턴의 하부전극을 얻을 수 있다. 따라서, 하부전극의 기계적 강도가 높게 유지되어 그 하부전극에 손상이 생기지 않고, 커패시터의 파괴가 회피되어 결과적으로 높은 셀 정전용량이 확보된다. 반도체 소자의 전기적인 불량을 해소하고 반도체 소자의 수율을 향상시키도록 하는 장점을 갖는다.
지지대와 일체로 주변회로 영역에 형성하는 프레임은 그 하부의 몰드 산화막이 식각되는 것을 방지한다. 따라서, 반도체 소자에서 셀 영역과 주변회로 영역간의 단차는 실질적으로 커패시터의 높이에서 프레임 하부의 몰드 산화막의 두께를 제한 것이 된다. 이에 따라, 몰드 산화막을 전부 제거하는 종래의 제조 방법에 비하여, 본 발명에 따를 경우에는 셀 영역과 주변회로 영역과의 단차 증가를 완화할 수 있다.

Claims (30)

  1. 셀 영역과 상기 셀 영역을 둘러싸는 주변회로 영역으로 한정된 반도체 기판;
    상기 셀 영역에서 상기 반도체 기판의 도전 영역과 연결되며 행 방향 및 열 방향을 따라 배열된 다수의 실린더형 하부전극, 상기 하부전극 내측표면과 외측표면에 형성된 유전막 및 상기 유전막 상에 형성된 상부전극을 포함하여 이루어지는 다수의 커패시터들;
    상기 하부전극들끼리 서로 지지할 수 있도록 상기 하부전극들 사이에 형성되어 있는 막대 모양 지지대들; 및
    상기 지지대들 중 최외곽에 형성된 지지대들과 일체로 연결되어 상기 주변회로 영역을 덮으면서 그 하부의 몰드 산화막을 보호하고 있는 프레임을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 지지대들은 상기 하부전극의 행 방향, 열 방향 또는 행 및 열 방향을 따라 배열된 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서, 상기 지지대들은 동일 행 또는 동일 열 상에 배열된 하부전극들 사이에 위치하는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서, 상기 지지대들은 이웃하는 두 개의 행 또는, 이웃하는 두 개의 열 상에 배열된 하부전극들 사이에 위치하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 지지대들은 상기 하부전극의 높이를 통틀어 한 개 이상인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 지지대들 및 프레임은 소정의 식각 용액에 대해 상기 몰드 산화막과 식각선택비가 다른 물질로 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 지지대들 및 프레임은 실리콘 질화막인 것을 특징으로하는 반도체 소자.
  8. 제1항에 있어서, 상기 지지대들 및 프레임은 10 ~ 1000 Å 정도 두께인 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 지지대들은 상기 하부전극과 접착성이 양호한 막질로 이루어진 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 지지대들은 실리콘 질화막으로 이루어지고, 상기 하부전극은 도핑된 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서, 상기 지지대들의 각 단부는 상기 하부전극의 외벽보다 그 내부로 소정 깊이 들어가 있는 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서, 상기 셀 영역과 주변회로 영역의 실질적인 단차는 상기 커패시터의 높이에서 상기 몰드 산화막의 두께만큼 제한 것임을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서, 상기 지지대들은 상기 하부전극 높이의 반보다 높은 곳에 위치하는 것을 특징으로 하는 반도체 소자.
  14. (a) 반도체 기판 상에 셀 영역과 상기 셀 영역을 둘러싸는 주변회로 영역을 한정하는 단계;
    (b) 상기 셀 영역에서 상기 반도체 기판의 도전 영역과 연결되며 행 방향 및 열 방향을 따라 배열되는 다수의 실린더형 커패시터의 하부전극과, 상기 하부전극들끼리 서로 지지할 수 있도록 상기 하부전극들 사이에 구비되는 막대 모양 지지대들과, 상기 지지대들 중 최외곽에 형성된 지지대들과 일체로 연결되어 상기 주변회로 영역을 덮는 프레임을 형성하는 단계; 및
    (c) 상기 하부전극의 내측 표면과 외측 표면에 유전막 및 상부전극을 순차 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서, 상기 (b) 단계에서는 상기 지지대들 및 프레임을 형성한 이후에 상기 하부전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서, 상기 지지대들은 상기 하부전극과 접착력이 우수한 막질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서, 상기 지지대들은 실리콘 질화막을 이용하여 형성하고, 상기 하부전극은 도핑된 폴리실리콘을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제14항에 있어서, 상기 지지대들은 상기 하부전극의 높이를 통틀어 한 개 이상이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제14항에 있어서, 상기 (b) 단계는
    (d-1) 상기 반도체 기판 전면에 제 1 몰드 산화막을 형성하는 단계;
    (d-2) 상기 제 1 몰드 산화막 전면에 지지대용 막을 형성하는 단계;
    (d-3) 상기 지지대용 막을 패터닝하여 상기 행 방향 또는 열 방향을 따라 신장하는 지지대용 라인 타입 패턴들 및 상기 지지대용 라인 타입 패턴들의 각 단부와 일체로 연결된 상기 프레임을 형성하는 단계;
    (d-4) 상기 지지대용 라인 타입 패턴들, 프레임 및 제 1 몰드 산화막 상에 제 2 몰드 산화막을 형성하는 단계;
    (d-5) 상기 제 2 몰드 산화막, 지지대용 라인 타입 패턴들 및 제 1 몰드 산화막을 식각하여 상기 반도체 기판에 형성된 도전 영역을 노출시킴으로써, 상기 행 방향 및 열 방향을 따라 배열되는 다수의 스토리지 노드 홀들을 형성함과 동시에, 상기 지지대용 라인 타입 패턴들이 식각되어 상기 스토리지 노드 홀들 사이에 구비된 지지대들을 형성하는 단계;
    (d-6) 상기 스토리지 노드 홀들의 내벽 상에 하부전극들을 형성하여 상기 지지대들과 연결시키는 단계; 및
    (d-7) 상기 프레임을 이용하여 상기 프레임 하부의 제 1 몰드 산화막은 보호하면서 상기 제 2 및 제 1 몰드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서, 상기 스토리지 노드 홀들은 상기 지지대용 라인 타입 패턴들을 가로질러 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제19항에 있어서, 상기 스토리지 노드 홀들은 이웃하는 두 개의 스토리지 노드 홀들 사이에 하나의 상기 지지대용 라인 타입 패턴이 놓이도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제19항에 있어서, 상기 지지대용 막은 소정의 식각 용액에 대해 상기 제 1 및 제 2 몰드 산화막과 식각선택비가 다른 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제19항에 있어서, 상기 (d-5) 단계 이후, 상기 스토리지 노드 홀들의 폭을 넓힘과 동시에 상기 스토리지 노드 홀들 사이에 구비된 지지대들의 단부가 상기 스토리지 노드 홀들의 내벽 안쪽으로 노출되도록 상기 스토리지 노드 홀들의 내벽을 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제19항에 있어서, 상기 (d-6) 및 (d-7) 단계는,
    상기 스토리지 노드 홀들이 형성된 결과물 상에 하부전극용 도전층을 형성하는 단계;
    상기 하부전극용 도전층이 형성된 결과물 상에 상기 스토리지 노드 홀들을 완전히 매립하는 산화막을 형성하는 단계;
    상기 제 2 몰드 산화막의 상면이 드러날 때까지 상기 산화막 및 상기 제 2 몰드 산화막 상에 형성된 상기 하부전극용 도전층을 평탄화하여 제거하는 단계; 및
    습식 식각으로 상기 산화막, 제 2 및 제 1 몰드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제14항에 있어서, 상기 (d-3) 단계 이후 상기 (d-1) 단계 내지 (d-3) 단계를 1회 이상 더 수행함으로써, 결과적으로 상기 지지대들은 상기 하부전극의 높이를 통틀어 두 개 이상이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제14항에 있어서, 상기 (b) 단계는
    (e-1) 상기 반도체 기판 전면에 제 1 몰드 산화막을 형성하는 단계;
    (e-2) 상기 제 1 몰드 산화막 전면에 지지대용 막을 형성하는 단계;
    (e-3) 상기 지지대용 막을 패터닝하여 상기 행 및 열 방향을 따라 신장하며 서로 교차하는 지지대용 라인 타입 패턴들 및 상기 지지대용 라인 타입 패턴들의 단부에 일체로 연결된 상기 프레임을 형성하는 단계;
    (e-4) 상기 지지대용 라인 타입 패턴들, 프레임 및 제 1 몰드 산화막 상에 제 2 몰드 산화막을 형성하는 단계;
    (e-5) 상기 지지대용 라인 타입 패턴들이 교차하는 부분 상의 상기 제 2 몰드 산화막, 지지대용 라인 타입 패턴들 및 제 1 몰드 산화막을 식각하여 상기 반도체 기판에 형성된 도전 영역을 노출시킴으로써, 행 방향 및 열 방향을 따라 배열되는 다수의 스토리지 노드 홀들을 형성함과 동시에, 상기 지지대용 라인 타입 패턴들이 식각되어 상기 스토리지 노드 홀들 사이에 구비된 지지대들을 형성하는 단계;
    (e-6) 상기 스토리지 노드 홀의 내벽 상에 하부전극을 형성하여 상기 지지대들과 연결시키는 단계; 및
    (e-7) 상기 프레임을 이용하여 상기 프레임 하부의 제 1 몰드 산화막은 보호하면서 상기 제 2 및 제 1 몰드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제26항에 있어서, 상기 지지대용 막은 소정의 식각 용액에 대해 상기 제 1 및 제 2 몰드 산화막과 식각선택비가 다른 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제26항에 있어서, 상기 (e-5) 단계 이후, 상기 스토리지 노드 홀들의 폭을 넓힘과 동시에 상기 스토리지 노드 홀들 사이에 구비된 지지대들의 단부가 상기 스토리지 노드 홀들의 내벽 안쪽으로 노출되도록 상기 스토리지 노드 홀들의 내벽을습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제26항에 있어서, 상기 (e-6) 및 (e-7) 단계는,
    상기 스토리지 노드 홀들이 형성된 결과물 상에 하부전극용 도전층을 형성하는 단계;
    상기 하부전극용 도전층이 형성된 결과물 상에 상기 스토리지 노드 홀들을 완전히 매립하는 산화막을 형성하는 단계;
    상기 제 2 몰드 산화막의 상면이 드러날 때까지 상기 산화막 및 상기 제 2 몰드 산화막 상에 형성된 상기 하부전극용 도전층을 평탄화하여 제거하는 단계; 및
    습식 식각으로 상기 산화막, 제 2 및 제 1 몰드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제26항에 있어서, 상기 (e-3) 단계 이후 상기 (e-1) 단계 내지 (e-3) 단계를 1회 이상 더 수행함으로써, 결과적으로 상기 지지대들은 상기 하부전극의 높이를 통틀어 두 개 이상이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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