KR100526885B1 - 반도체 소자에서의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명에서는 캐패시터 형성방법에 있어서 주형산화막을 제거하기 위하여 불화 암모늄(NH4F)을 사용하지 아니하고, 희석비가 조절된 불산 희석액(Diluted HF)을 사용함으로써 스토리지 노드 전극의 결함이 저감 또는 최소화되도록 하는 반도체 소자에서의 캐패시터 형성방법이 개시된다. 절연막으로 둘러싸이고, 하부의 콘택패드와 연결된 전극 플러그를 갖는 반도체 소자에서의 본 발명에 따른 캐패시터 형성방법은 상기 절연막 및 전극 플러그의 상부에 식각정지막 및 주형산화막을 순차적으로 적층하는 단계와, 상기 주형산화막 및 식각정지막의 일부에 상기 전극 플러그와 연결되는 리세스를 형성하는 단계와, 상기 리세스에 일정 두께의 스토리지 노드 전극을 형성하는 단계와, 상기 스토리지 노드 전극이 형성된 리세스가 충분히 충진되도록 희생산화막을 형성하는 단계와 상기 스토리지 노드 전극이 서로 분리되도록 상기 스토리지 노드 전극 및 희생산화막을 평탄화하는 단계와 상기 주형산화막 및 희생산화막을 불화 암모늄이 포함되지 아니한 불산 희석액을 사용하여 선택적으로 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 캐패시터 제조시 결함을 줄일 수 있는 캐패시터 형성방법에 관한 것이다.
최근에, 반도체 사용자들이 반도체 소자들의 저전력, 고용량 및 고속도를 더욱 요구함에 따라, 반도체 생산업자들은 반도체 소자의 고집적 및 고속화에 대한 연구 개발에 진일층 노력하고 있는 실정이다. 특히, 반도체 메모리 셀로서는 정보의 입력과 출력이 자유롭고, 대용량으로 구현될 수 있는 디램(DRAM: Dynamic Random Access Memory)이 널리 이용되고 있다.
일반적으로 디램은 하나의 MOS 트랜지스터와 하나의 축적 캐패시터을 갖는 단위 셀들의 집합으로 구성된다. 상기 디램의 구성요소인 캐패시터의 용량은 유전막의 두께, 유전율 및 상부전극과 하부전극의 접촉면적에 따라 달라지는 데, 고집적을 위해서 디자인 룰이 계속적으로 축소되어 반도체 칩(chip) 사이즈가 줄어들고, 캐패시터의 크기가 감소됨에 따라 캐패시터의 축적용량이 감소되는 문제가 발생된다. 따라서, 고집적을 위하여 크기가 감소되더라도 반도체 메모리 소자의 동작특성을 저감시키지 않기 위해서는 축적용량을 충분히 확보할 수 있는 캐패시터가 필연적으로 요구된다 할 것이다. 그에 따라, 반도체 메모리 셀에서 캐패시터가 차지하는 수평면적을 감소시키면서 축적용량을 증가시키기 위하여 수직면적을 증가시킴으로써 캐패시터의 전체 유효면적이 증가되도록 하는 단일 실린더 스토리지(OCS: One Cylinder Storage) 구조의 캐패시터 형성방법이 이용되고 있다. 이와 같은 캐패시터 형성방법들은 “Method for fabricating semicondutor device, and semiconductor device having storage node contact plugs ”의 제목으로 미국특허 제6528368호에 개시되어 있고, 그 밖에도 “Method of manufacturing cylindrical shaped capccitor”의 제목으로 미국특허 제6156608호 등에 개시되어 있다.
상기 단일 실린더 스토리지 구조의 캐패시터들은 좁은 수평면적에 비하여 상대적으로 높은 높이를 가지는 스토리지 노드 전극들이 기울어지거나 쓰러지는 현상이 발생된다. 특히, 스토리지 노드 전극들 사이에 형성되어 있던 주형산화막을 제거하는 공정을 진행하는 경우에 표면장력에 의하여 스토리지 노드 전극들이 쉽게 기울어지거나 파손되는 멀티 비트 페일(multi bit fail)이 발생되며, 인접하는 스토리지 노드 전극의 상부가 접촉되는 2 비트 페일(twin bit fail)이 발생된다. 또한, 주형산화막을 제거하기 위하여 불화 암모늄(NH4F)이 포함된 완충 산화막 에천트(BOE: Buffered Oxide Etchant) 등을 사용하는 경우에는 불화 암모늄(NH4F)이 수용액과 반응하여 OH- 이온을 형성함으로써 폴리 실리콘 재질의 스토리지 노드 전극에 결함을 발생시켜 반도체 소자의 특성저하 및 불량이 유발된다. 특히, 스토리지 노드 전극의 기울어짐 또는 쓰러짐을 방지하기 위하여 스토리지 노드 전극을 결정화시키거나, 스토리지 노드 전극에 반구형 다결정(HSG: Hemi-Spherical Grain, 이하 'HSG')막을 형성시키기 위하여 스토리지 노드 전극에 열처리를 하는 경우에는 스토리지 노드 전극의 결함이 더욱 증가된다.
또한, 완충 산화막 에천트는 도핑된 산화막에 대해서는 식각률이 저감되어 주형산화막 제거를 위하여 완충 산화막 에천트를 사용하는 경우 제거 공정 시간이 길어짐으로써 반도체 제조 수율을 떨어뜨리는 문제점이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 소자에서의 캐패시터 형성방법을 제공함에 있다.
본 발명의 다른 목적은 캐패시터 형성방법에 있어서 주형산화막을 제거하기 위하여 불화 암모늄(NH4F)을 사용하지 아니하고, 희석비가 조절된 불산 희석액을 사용함으로써 스토리지 노드 전극의 결함이 저감 또는 최소화될 수 있는 반도체 소자에서의 캐패시터 형성방법을 제공함에 있다.
또한, 본 발명의 또 다른 목적은 캐패시터 형성방법에 있어서 주형산화막을 제거하기 위하여 희석비가 조절되고, 계면활성제가 첨가된 불산 희석액을 사용함으로써 스토리지 노드 전극의 결함이 저감 또는 최소화될 수 있는 반도체 소자에서의 캐패시터 형성방법을 제공함에 있다.
또한, 본 발명의 또 다른 목적은 스토리지 노드 전극의 결함이 제거 또는 줄어든 캐패시터가 형성되도록 하여 반도체 소자의 특성저하 및 불량을 저감 또는 최소화할 수 있는 반도체 소자에서의 캐패시터 형성방법을 제공함에 있다.
또한, 본 발명의 또 다른 목적은 캐패시터 형성방법에 있어서 주형산화막을 제거하기 위하여 불화 암모늄(NH4F)이 포함된 완충 산화막 에천트를 사용하지 아니하고, 희석비가 조절된 불산 희석액을 사용함으로써 주형산화막 제거를 위한 공정 시간을 줄이고, 공정 마진을 확보할 수 있는 반도체 소자에서의 캐패시터 형성방법을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 캐패시터 형성방법은 절연막으로 둘러싸이고, 하부의 콘택패드와 연결된 전극 플러그를 갖는 반도체 소자에서의 캐패시터 형성방법에 있어서, 상기 절연막 및 전극 플러그의 상부에 식각정지막 및 주형산화막을 순차적으로 적층하는 단계와, 상기 주형산화막 및 식각정지막의 일부에 상기 전극 플러그와 연결되는 리세스를 형성하는 단계와, 상기 리세스에 일정 두께의 스토리지 노드 전극을 형성하는 단계와, 상기 스토리지 노드 전극이 형성된 리세스가 충분히 충진되도록 희생산화막을 형성하는 단계와, 상기 스토리지 노드 전극이 서로 분리되도록 상기 스토리지 노드 전극 및 희생산화막을 평탄화하는 단계와, 상기 주형산화막 및 희생산화막을 불화 암모늄이 포함되지 아니한 불산 희석액을 사용하여 선택적으로 제거하는 단계를 포함한다.
또한, 상기 리세스에 스토리지 노드 전극을 형성한 후, 상기 스토리지 노드 전극을 결정화시키기 위한 열처리 공정을 진행하는 단계를 더 포함한다. 또한, 상기 주형산화막 및 희생산화막을 제거한 후, 상기 스토리지 노드 전극 상에 유전막을 형성하고, 스토리지 노드 전극과 대향되는 플레이트 전극을 순차적으로 형성하는 단계를 더 포함한다.
또한, 상기 주형산화막 및 희생산화막의 제거는 불산 희석액에 웨이퍼를 담근 후, 상기 웨이퍼를 탈이온수로 씻어내고, 건조시키는 디핑 공정을 사용하여 이루어진다.
상기 불산 희석액은 불산과 탈이온수를 혼합한 용액이며, 상기 불산 희석액의 농도는 4.5wt% 내지 30wt% 정도의 농도를 갖는다. 또한, 상기 불산 희석액에 계면활성제가 더 포함될 수 있으며, 상기 계면활성제는 포타슘 하이드로겐프탈레이트(potassium hydrogen phthalate)일 수 있다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 캐패시터 형성방법은 절연막으로 둘러싸이고, 하부의 콘택패드와 연결된 전극 플러그를 갖는 반도체 소자에서의 캐패시터 형성방법에 있어서, 상기 절연막 및 전극 플러그의 상부에 식각정지막 및 주형산화막을 순차적으로 적층하는 단계와, 상기 주형산화막 및 식각정지막의 일부에 상기 전극 플러그와 연결되는 리세스를 형성하는 단계와, 상기 리세스에 일정 두께의 스토리지 노드 전극을 형성하는 단계와, 상기 스토리지 노드 전극 표면에 HSG막이 형성되도록 열처리 공정을 진행하는 단계와, 상기 리세스가 충분히 충진되도록 희생산화막을 형성하는 단계와, 상기 스토리지 노드 전극이 서로 분리되도록 상기 스토리지 노드 전극 및 희생산화막을 평탄화하는 단계와, 상기 주형산화막 및 희생산화막을 불화 암모늄이 포함되지 아니한 불산 희석액을 사용하여 선택적으로 제거하는 단계를 포함한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 1 내지 도 6은 본 발명의 실시예에 따른 캐패시터를 형성하는 방법을 순차적으로 나타내는 공정 단면도들로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 1을 참조하면, 트랜지스터들 및 스토리지 노드 콘택패드가 형성된 반도체 기판 상에 층간절연막(102)이 형성되고, 상기 층간절연막(102)에 사진 및 식각공정을 진행하여 상기 스토리지 노드 콘택패드와 연결되는 스토리지 노드 콘택홀이 형성된다. 이어서, 상기 스토리지 노드 콘택홀 내부에 도전성 물질, 예컨대 폴리실리콘 재질이거나 기타 다른 도전성 물질을 충분히 충진한 후, 상기 층간절연막이 노출될 때까지 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 에치백(etch-back) 등의 평탄화 공정을 진행하여 상기 스토리지 노드 콘택패드와 전기적으로 연결되는 스토리지 노드 콘택플러그(104)가 형성된다. 이어서, 상기 결과물 전면에 식각정지막(106, etching stopper)이 형성되고, 상기 식각정지막의 상부에 주형산화막(108, mold oxide)이 형성하고자 하는 커패시터의 높이까지 형성된다. 상기 식각정지막(106)은 상기 주형산화막(108)과 비교하여 상대적으로 제거되는 비율이 낮은 질화막 재질로 형성된다. 상기 주형산화막(108)은 스텝 커버리지가 우수한 TEOS(Tetra Ethyl Otho Silicate), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphor Silicate Glass) 등의 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성될 수 있다. 또한, 상기 주형산화막(108)은 화학기상증착법(CVD ; Chemical Vapor Deposition), 저압 화학기상증착법(LPCVD ; Low Pressure Chemical Vapor Deposition) 또는 플라즈마 화학기상증착법(PECVD ; Plasma Enhanced Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다.
도 2를 참조하면, 상기 주형산화막(108) 상에 스토리지 노드 전극이 형성될 부분을 노출시키는 포토레지스트 패턴이 형성된다. 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제1 절연막(108)을 식각정지막이 노출될 때까지 식각한 후, 상기 노출된 식각정지막을 제거하여 상기 스토리지 노드 콘택플러그(104)의 일부가 노출되는 리세스(110)가 형성된다. 상기 리세스(110)는 상기 주형산화막(108)을 가능한 버티컬(vertical)하게 식각함으로써 후속되는 공정에서 형성될 스토리지 노드 전극의 바닥 사이즈를 증가시키도록 한다. 스토리지 노드 전극의 바닥 사이즈가 증가되면 상기 스토리지 노드 콘택플러그(104)와의 접촉 저항을 감소시킬 수 있고, 높은 어스펙트비(aspect ratio)를 갖는 스토리지 노드 전극의 기울어짐을 최소화할 수 있다.
도 3을 참조하면, 상기 포토레지스트 패턴이 에싱 또는 스트립공정으로 제거된 후, 상기 리세스(110) 내부를 포함하는 반도체 기판의 전면에 화학기상증착(CVD: Chemical Vapor Deposition) 공정 등의 증착공정이 진행되어 폴리실리콘 재질의 스토리지 노드 전극(112)이 형성된다. 상기 스토리지 노드 전극(112)은 캐패시터의 용량과 전극의 기울어짐 등을 고려하여 적절한 두께로 형성되는 것이 바람직하며, 80㎚ 내지 120㎚ 정도의 두께로 형성될 수 있다.
도 4a에서 보여지는 바와 같이, 상기 스토리지 노드 전극(112)이 형성된 후, 스토리지 노드 전극을 결정화시키는 열처리 공정이 진행될 수 있다. 이와 같이, 스토리지 노드 전극 형성 후에 일정 조건의 열처리 공정이 진행됨으로써 폴리실리콘 재질의 스토리지 노드 전극을 결정화시켜 스토리지 노드 전극에 가해지는 스트레스가 최소화되도록 한다. 따라서, 좁은 수평면적에 비하여 상대적으로 높은 높이를 가지는 스토리지 노드 전극들이 기울어지거나 쓰러지는 현상을 방지할 수 있고, 캐패시터의 높이를 보다 높일 수 있어 캐패시터의 용량을 증가시킬 수 있다.
도 4b에서 보여지는 바와 같이, 상기 스토리지 노드 전극(112)이 형성된 후, 스토리지 노드 전극(112)에 HSG막을 형성시키기 위한 열처리 공정이 진행될 수 있다. 상기 HSG막은 HSG막 생성 공정챔버를 고온으로 유지한 상태에서 표면 반응성이 강한 실리콘계 가스, 예컨대 Si2H6 가스 등을 주입하여 상기 스토리지 노드 전극의 표면상에 핵생성을 유발시킨 후 열처리를 하여 상기 핵의 열적이동에 의하여 표면이 울퉁불퉁한 반구형태로 형성된다. 이어서, 상기 HSG막을 형성한 후 인을 확산시켜 폴리실리콘으로 변환시킨다. 따라서, 스토리지 노드 전극(112b)은 HSG막에 의하여 평평한 표면보다 약 2배 내지 3배 넓은 표면적을 갖게 됨에 따라 넓어진 표면적 만큼 캐패시터의 용량이 증가될 수 있다.
도 5a를 참조하면, 스토리지 노드 전극을 결정화시키는 열처리 공정이 진행된 후, 리세스(110a)의 내부가 충분히 충진되도록 희생산화막(114)이 형성된다. 이어서, 상기 스토리지 노드 전극(112a)이 서로 분리되도록 상기 희생산화막(114) 및 상기 스토리지 노드 전극(112a)을 화학 기계적 연마(CMP) 또는 에치백(etch-back) 등의 평탄화 공정을 진행하여 제거되도록 한다. 상기 희생산화막(114)은 USG(Undoped Silicate Glass) 등의 산화막으로 형성될 수 있다.
도 5b를 참조하면, 스토리지 노드 전극 상에 HSG막을 형성시키기 위한 열처리 공정이 진행된 경우에도 마찬가지로 리세스(110b)의 내부가 충분히 충진되도록 희생산화막(114)이 형성된다. 이어서, 스토리지 노드 전극(112b)이 서로 분리되도록 상기 희생산화막(114) 및 상기 스토리지 노드 전극(112b)을 화학 기계적 연마(CMP) 또는 에치백(etch-back) 등의 평탄화 공정을 진행하여 제거되도록 한다.
도 6a를 참조하면, 스토리지 노드 전극(112a)이 서로 분리된 후, 주형산화막(108) 및 희생산화막(114)을 희석화된 불산(HF)용액을 사용하여 선택적으로 제거되도록 한다. 상기 주형산화막(108) 및 희생산화막(114)의 제거 공정은 스토리지 노드 전극의 표면에 결함을 발생시키고, 도핑된 산화막에 대한 식각률이 떨어지는 불화 암모늄(NH4F)을 사용하지 않고, 불산 희석액을 사용하여 진행된다. 상기 주형산화막(108) 및 희생산화막(114)의 제거는 일정 농도로 조절된 불산 희석액에 웨이퍼를 담근 후, 상기 웨이퍼를 탈이온수로 씻어내고, 건조시키는 디핑(diping) 공정을 사용하여 이루어진다.
도 6b를 참조하면, 스토리지 노드 전극(112b)이 서로 분리된 후, 마찬가지로 주형산화막(108) 및 희생산화막(114)을 희석화된 불산(HF)용액을 사용하여 선택적으로 제거되도록 한다.
이 후, 도면에는 도시되지 아니하였으나 상기 스토리지 노드 전극들(121a, 121b) 상에 유전막이 형성되고, 스토리지 노드 전극과 대향되는 플레이트 전극이 순차적으로 형성되어 캐패시터가 비로소 형성된다.
상기 불산 희석액은 질화막에 대한 식각선택비 보다 산화막에 대한 식각선택비가 작기 때문에 상기 주형산화막(108) 및 희생산화막(114)을 제거하기 위하여 불산 희석액만을 사용하는 경우에는 상기 주형산화막의 하부에 형성되어 있는 질화막이 함께 식각되지 않도록 적절한 농도로 희석시킬 필요가 있다. 따라서, 본 발명의 실시예에 따른 캐패시터 형성방법에 사용되는 불산 희석액의 희석비는 질화막에 대한 산화막의 식각선택비가 최대화되면서도 주형산화막 및 희생산화막의 제거효과가 높아질 수 있도록 조절된다. 구체적으로 본 발명의 실시예에 따른 캐패시터 형성방법에 사용되는 불산 희석액은 불산(HF)과 탈이온수(Deionized Water)를 혼합한 용액으로서, 4.5wt% 내지 30wt% 정도의 농도로 조절될 수 있다.
또한, 질화막에 대한 산화막의 식각선택비가 최대화될 수 있도록 불산 희석액에 계면활성제가 첨가될 수 있다. 불산 희석액에 계면활성제를 첨가하면 불산 희석액에 대한 산화막의 식각률의 변화없이 질화막의 식각률을 감소시켜 질화막에 대한 산화막의 식각선택비를 증가시킬 수 있다. 본 발명의 실시예에 사용되는 계면활성제로써 포타슘 하이드로겐 프탈레이트(potassium hydrogenph thalate)이 사용될 수 있다.
도 7은 본 발명의 실시예에 따른 캐패시터 형성방법에 사용되는 불산 희석액의 희석비와 질화막에 대한 산화막의 식각선택비의 관계를 보여주는 그래프로서, 가로축은 불산 희석액의 희석비를 나타내고, 세로축은 질화막에 대한 산화막의 식각선택비를 나타낸다.
도 7을 참조하면, 불산 희석액의 희석비가 감소되어 농도가 증가될수록 질화막에 대한 산화막의 식각선택비가 증가되는 모습이 보여진다. 따라서, 불산 희석액의 농도를 높이면 질화막에 미치는 영향을 최소화할 수 있으나 고농도의 불산 희석액을 사용하면 주형산화막의 제거시간이 짧아져 타임 프로세스 윈도우(time process window)가 줄어들게 되므로 이를 고려하여 불산 희석액의 농도는 4.5wt% 내지 30wt% 정도의 농도로 조절될 수 있다.
도 8은 본 발명의 실시예에 따른 캐패시터 형성방법에 사용되는 불산 희석액에 계면활성제를 첨가한 경우에 있어서 질화막에 대한 산화막의 식각선택비의 관계를 보여주는 그래프로서, 가로축은 불산 희석액에 다양한 계면활성제가 첨가된 예를 나타내고, 세로축은 불산 희석액에 다양한 계면활성제가 첨가된 예에 따른 질화막에 대한 산화막의 식각선택비를 나타낸다.
도 8을 참조하면, 불산 희석액 및 불산 희석액에 다양한 계면활성제가 첨가된 경우에 있어서 질화막에 대한 산화막의 식각선택비가 보여진다. 본 발명의 실시예에 사용되는 계면활성제인 포타슘 하이드로겐 프탈레이트(C)을 불산 희석액에 첨가하는 경우(DHF+C)에 질화막에 대한 산화막의 식각선택비가 증가된 모습이 보여진다.
도 9a는 종래의 기술에 따른 캐패시터 형성방법을 사용하여 형성된 캐패시터를 보여주는 단면도이고, 도 9b는 본 발명의 실시예에 따른 캐패시터 형성방법을 사용하여 형성된 캐패시터를 보여주는 단면도로서, 도 9a 및 도 9b를 참조하여 종래의 기술에 따른 캐패시터 형성방법을 사용하여 형성된 캐패시터와 본 발명에 따른 캐패시터 형성방법을 사용하여 형성된 캐패시터를 비교하여 살펴보면 다음과 같다.
먼저, 도 9a에서 보여지는 바와 같이, 종래의 기술에 따라 불화 암모늄(NH4F)이 포함된 완충 산화막 에천트(BOE) 등을 사용하여 주형산화막을 제거함으로써 캐패시터를 형성한 경우에는 폴리실리콘 재질의 스토리지 노드 전극에 심각한 결함들이 발생된다. 특히, 스토리지 노드 전극의 기울어짐 또는 쓰러짐 방지를 위하여 스토리지 노드 전극을 결정화시키거나, 스토리지 노드 전극에 HSG막을 형성시키기 위하여 스토리지 노드 전극에 열처리를 하는 경우에는 스토리지 노드 전극의 결함이 더욱 증가된다.
반면, 도 9b에서 보여지는 바와 같이, 본 발명의 실시예에 따라 불화 암모늄(NH4F)을 사용하지 아니하고, 불산 희석액을 사용하여 주형산화막을 제거함으로써 캐패시터를 형성한 경우에는 스토리지 노드 전극의 결함없는 모습이 명백히 보여진다.
이와 같이, 본 발명의 실시예에 따른 캐패시터 형성방법에 의하면, 주형산화막을 제거하기 위하여 불화 암모늄(NH4F)을 사용하지 아니하고, 희석비가 조절된 불산 희석액을 사용함으로써 스토리지 노드 전극의 결함이 저감 또는 최소화된 캐패시터가 형성될 수 있다. 특히, 스토리지 노드 전극의 기울어짐 또는 쓰러짐 방지를 위하여 스토리지 노드 전극을 결정화시키거나, 스토리지 노드 전극에 HSG막을 형성시키기 위하여 스토리지 노드 전극에 열처리 공정이 진행된 경우에 증가되는 스토리지 노드 전극의 결함이 저감 또는 최소화된 캐패시터가 형성될 수 있다.
또한, 본 발명의 실시예에 따른 캐패시터 형성방법에 있어서 주형산화막을 제거하기 위하여 희석비가 조절되고, 계면활성제가 첨가된 불산 희석액을 사용함으로써 스토리지 노드 전극의 결함이 저감 또는 최소화된 캐패시터가 형성될 수 있다. 또한, 주형산화막을 제거하기 위하여 불화 암모늄(NH4F)이 포함된 완충 산화막 에천트를 사용하지 아니하고, 희석비가 조절된 불산 희석액을 사용함으로써 주형산화막 제거를 위한 공정 시간을 줄일 수 있고, 공정 마진(margin)을 확보할 수 있다.
본 발명의 실시예에 따른 캐패시터 형성방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다. 예컨대, 주형산화막을 제거하는 반도체 소자 제조 공정에서는 본 발명의 실시예에 사용되는 불산 희석액이 제한없이 사용될 수 있을 것이다.
상술한 바와 같이, 본 발명은 캐패시터 형성방법에 있어서 주형산화막을 제거하기 위하여 불화 암모늄(NH4F)을 사용하지 아니하고, 희석비가 조절된 불산 희석액을 사용함으로써 스토리지 노드 전극의 결함이 저감 또는 최소화되는 효과를 갖는다.
또한, 본 발명은 캐패시터 형성방법에 있어서 주형산화막을 제거하기 위하여 희석비가 조절되고, 계면활성제가 첨가된 불산 희석액을 사용함으로써 스토리지 노드 전극의 결함이 저감 또는 최소화되는 효과를 갖는다.
또한, 본 발명은 스토리지 노드 전극의 결함이 제거 또는 줄어든 캐패시터가 형성되도록 하여 반도체 소자의 특성저하 및 불량을 저감 또는 최소화하는 효과를 갖는다.
또한, 본 발명은 캐패시터 형성방법에 있어서 주형산화막을 제거하기 위하여 불화 암모늄(NH4F)이 포함된 완충 산화막 에천트를 사용하지 아니하고, 희석비가 조절된 불산 희석액을 사용함으로써 주형산화막 제거를 위한 공정 시간을 줄이고, 공정 마진을 확보하는 효과를 갖는다.
도 1 내지 도 6은 본 발명의 실시예에 따른 캐패시터를 형성하는 방법을 순차적으로 나타내는 공정 단면도들
도 7은 본 발명의 실시예에 따른 캐패시터 형성방법에 사용되는 불산 희석액의 희석비와 질화막에 대한 산화막의 식각선택비의 관계를 보여주는 그래프
도 8은 본 발명의 실시예에 따른 캐패시터 형성방법에 사용되는 불산 희석액에 계면활성제가 첨가된 경우에 있어서 질화막에 대한 산화막의 식각선택비의 관계를 보여주는 그래프
도 9a는 종래의 기술에 따른 캐패시터 형성방법을 사용하여 형성된 캐패시터를 보여주는 단면도
도 9b는 본 발명의 실시예에 따른 캐패시터 형성방법을 사용하여 형성된 캐패시터를 보여주는 단면도
<도면의 주요부분들에 대한 참조 부호들의 설명>
102: 층간절연막 104 : 스토리지 노드 전극 플러그
106 : 식각정지막 108 : 주형산화막
110 : 리세스 112 : 스토리지 노드 전극
114 : 희생산화막
Claims (19)
- 절연막으로 둘러싸이고, 하부의 콘택패드와 연결된 전극 플러그를 갖는 반도체 소자에서의 캐패시터 형성방법에 있어서:상기 절연막 및 전극 플러그의 상부에 식각정지막 및 주형산화막을 순차적으로 적층하는 단계;상기 주형산화막 및 식각정지막의 일부에 상기 전극 플러그와 연결되는 리세스를 형성하는 단계;상기 리세스에 일정 두께의 스토리지 노드 전극을 형성하는 단계;상기 스토리지 노드 전극이 형성된 리세스가 충분히 충진되도록 희생산화막을 형성하는 단계;상기 스토리지 노드 전극이 서로 분리되도록 상기 스토리지 노드 전극 및 희생산화막을 평탄화하는 단계; 및상기 주형산화막 및 희생산화막을 불화 암모늄이 포함되지 아니한 불산 희석액을 사용하여 선택적으로 제거하는 단계를 포함함을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 1항에 있어서,상기 리세스에 스토리지 노드 전극을 형성한 후, 상기 스토리지 노드 전극을 결정화시키기 위한 열처리 공정을 진행하는 단계를 더 포함함을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 1항에 있어서,상기 불산 희석액은 불산과 탈이온수를 혼합한 용액임을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 3항에 있어서,상기 불산 희석액의 농도는 4.5wt% 내지 30wt% 정도의 농도임을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 3항에 있어서,상기 불산 희석액에 계면활성제가 더 포함됨을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 5항에 있어서,상기 계면활성제는 포타슘 하이드로겐프 탈레이트(potassium hydrogen phthalate)임을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 1항에 있어서,상기 주형산화막 및 희생산화막의 제거는 불산 희석액에 웨이퍼를 담근 후, 상기 웨이퍼를 탈이온수로 씻어내고, 건조시키는 디핑 공정을 사용하여 이루어짐을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 1항에 있어서,상기 주형산화막은 TEOS(Tetra Ethyl Otho Silicate), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphor Silicate Glass)로 이루어진 산화막군 중에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성됨을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 1항에 있어서,상기 주형산화막은 화학기상증착법(CVD ; Chemical Vapor Deposition), 저압 화학기상증착법(LPCVD ; Low Pressure Chemical Vapor Deposition) 또는 플라즈마 화학기상증착법(PECVD ; Plasma Enhanced Chemical Vapor Deposition)을 사용하여 형성됨을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 1항에 있어서,상기 식각정지막은 실리콘 질화막 재질로 형성됨을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 1항에 있어서,상기 희생산화막은 USG(Undoped Silicate Glass) 재질의 산화막으로 형성됨을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 1항에 있어서,상기 주형산화막 및 희생산화막을 제거한 후, 상기 스토리지 노드 전극 상에 유전막을 형성하고, 스토리지 노드 전극과 대향되는 플레이트 전극을 순차적으로 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 절연막으로 둘러싸이고, 하부의 콘택패드와 연결된 전극 플러그를 갖는 반도체 소자에서의 캐패시터 형성방법에 있어서:상기 절연막 및 전극 플러그의 상부에 식각정지막 및 주형산화막을 순차적으로 적층하는 단계;상기 주형산화막 및 식각정지막의 일부에 상기 전극 플러그와 연결되는 리세스를 형성하는 단계;상기 리세스에 일정 두께의 스토리지 노드 전극을 형성하는 단계;상기 스토리지 노드 전극 표면에 열처리 공정을 진행하여 HSG막을 형성하는 단계;상기 리세스가 충분히 충진되도록 희생산화막을 형성하는 단계;상기 스토리지 노드 전극이 서로 분리되도록 상기 스토리지 노드 전극 및 희생산화막을 평탄화하는 단계; 및상기 주형산화막 및 희생산화막을 불화 암모늄이 포함되지 아니한 불산 희석액을 사용하여 선택적으로 제거하는 단계를 포함함을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 13항에 있어서,상기 불산 희석액은 불산과 탈이온수를 혼합한 용액임을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 14항에 있어서,상기 불산 희석액의 농도는 4.5wt% 내지 30wt% 정도의 농도임을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 14항에 있어서,상기 불산 희석액에 계면활성제가 더 포함됨을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 16항에 있어서,상기 계면활성제는 포타슘 하이드로겐프 탈레이트(potassium hydrogen phthalate)임을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 13항에 있어서,상기 주형산화막 및 희생산화막의 제거는 불산 희석액에 웨이퍼를 담근 후, 상기 웨이퍼를 탈이온수로 씻어내고, 건조시키는 디핑 공정을 이용하여 이루어짐을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
- 제 13항에 있어서,상기 주형산화막 및 희생산화막을 제거한 후, 상기 스토리지 노드 전극 상에 유전막을 형성하고, 스토리지 노드 전극과 대향되는 플레이트 전극을 순차적으로 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자에서의 캐패시터 형성방법.
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