TWI833494B - 半導體結構及其形成方法 - Google Patents
半導體結構及其形成方法 Download PDFInfo
- Publication number
- TWI833494B TWI833494B TW111147243A TW111147243A TWI833494B TW I833494 B TWI833494 B TW I833494B TW 111147243 A TW111147243 A TW 111147243A TW 111147243 A TW111147243 A TW 111147243A TW I833494 B TWI833494 B TW I833494B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- lower electrode
- support layer
- support
- electrode layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims description 36
- 238000001039 wet etching Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 etc.) Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003362 replicative effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本揭露提供一種半導體結構及其形成方法。一種形成半導體結構之方法包括依序形成第一支撐層、第一犧牲層及第二支撐層於導電層上。形成第一下電極層於第一支撐層、第一犧牲層及第二支撐層中。形成第一孔洞以暴露第一犧牲層，其中形成第一孔洞包括蝕刻第二支撐層的一部分。形成第二犧牲層於第二支撐層上方，且第二犧牲層填充第一孔洞。形成第三支撐層於第二犧牲層上。形成第二下電極層於第三支撐層與第二犧牲層中，且第二下電極層對齊第一下電極層。
Description
本揭露內容是有關於一種半導體結構以及形成半導體結構之方法。
電容器可以被用於各種不同的半導體電路中。舉例來說，電容器可被用於動態隨機存取記憶體(dynamic random access memory；DRAM)之記憶體電路或任何其他類型的記憶體電路中。DRAM記憶體電路可通過在單個半導體晶圓上複製數百萬個相同的電路元件(稱為DRAM單元)來製造。DRAM單元是一個可尋址的位置，其可以儲存數據的位元(二進制位)。在DRAM單元常見的形式，可包括兩個電路組件：一個存儲電容器(storage capacitor)與一個訪問場效電晶體(access field effect transistor)。
然而，現有的電容器因製程限制而有坍塌的風險，因此，期望改善電容器的製程並開發出具有較穩固結構的半導體結構。
本揭露之技術態樣為一種形成半導體結構之方法。
根據本揭露一些實施方式，一種形成半導體結構之方法包括依序形成第一支撐層、第一犧牲層及第二支撐層於導電層上。形成第一下電極層於第一支撐層、第一犧牲層及第二支撐層中。形成第一孔洞以暴露第一犧牲層，其中形成第一孔洞包括蝕刻第二支撐層的一部分。形成第二犧牲層於第二支撐層上方，且第二犧牲層填充第一孔洞。形成第三支撐層於第二犧牲層上。形成第二下電極層於第三支撐層與第二犧牲層中，且第二下電極層對齊第一下電極層。
在本揭露一些實施方式中，第二犧牲層接觸第一犧牲層。
在本揭露一些實施方式中，第二犧牲層的底面在第二支撐層的底面下方。
在本揭露一些實施方式中，形成半導體結構之方法更包括在形成第二下電極層之前，蝕刻第三支撐層與第二犧牲層以形成開口，其中開口暴露第一下電極層的最高表面。
在本揭露一些實施方式中，形成半導體結構之方法更包括蝕刻第三支撐層的一部分，以形成第二孔洞。從第二孔洞移除第一犧牲層與第二犧牲層，以暴露第一下電
極層的側壁與第二下電極層的側壁。
在本揭露一些實施方式中，移除第一犧牲層與第二犧牲層係使用單次濕式蝕刻製程。
在本揭露一些實施方式中，形成半導體結構之方法更包括形成高介電常數介電層沿著第一下電極層的側壁與第二下電極層的側壁。形成上電極層沿著高介電常數介電層的側壁。
本揭露之另一技術態樣為一種半導體結構。
根據本揭露一些實施方式，一種半導體結構包括第一支撐層、第二支撐層、第三支撐層以及電容器。第一支撐層、第二支撐層及第三支撐層由下往上排列，且第一支撐層、第二支撐層及第三支撐層彼此間隔。電容器接觸第一支撐層、第二支撐層及第三支撐層的複數個側壁，其中電容器包括從第一支撐層延伸到第三支撐層的下電極層、沿著下電極層的側壁的高介電常數介電層以及沿著高介電常數介電層的側壁的上電極層，且其中下電極層包括從第一支撐層向上延伸到第二支撐層的第一部分及從第二支撐層向上延伸到第三支撐層的第二部分，第一部分的最大寬度大於第二部分的最小寬度。
在本揭露一些實施方式中，電容器的下電極層的第一部分接觸第二支撐層的底面。
在本揭露一些實施方式中，半導體結構更包括導電層，設置於第一支撐層下方。電容器的下電極層的第一部分接觸導電層。
根據本揭露上述實施方式，由於先蝕刻第二支撐層的一部分以形成第一孔洞，並形成第二犧牲層填入第一孔洞，可改善移除第一犧牲層與第二犧牲層的製程。因此，可完全移除第一犧牲層與第二犧牲層而不會有殘留的風險之外，也可避免損害電容的下電極層而防止坍塌的問題。
110:導電層
120:第一支撐層
123:側壁
130:第一犧牲層
140:第二支撐層
141:頂面
143:側壁
145:底面
150:下電極層
150a:第一下電極層(第一部分)
150b:第二下電極層(第二部分)
151:頂面
152:最高表面
153:側壁
154:表面
155:側壁
157:側壁
159:側壁
170:第二犧牲層
175:底面
180:第三支撐層
183:側壁
185:底面
190:硬遮罩層
200:高介電常數介電層(高k介電層)
203:側壁
210:上電極層
220:半導體層
AR:陣列區域
Ca:電容器
DS:介電堆疊
H1:第一孔洞
H2:第二孔洞
PR:周邊區域
O1:開口
O2:開口
R1:區域
R2:區域
R3:區域
S1:空間
S2:空間
A-A:線
B-B:線
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖至第1L圖繪示根據本揭露一些實施方式之形成半導體結構之方法在各步驟的剖面圖。
第2A圖是第1D圖中的區域的局部放大圖。
第2B圖是第2A圖的上視圖。
第3A圖是第1H圖中的區域的局部放大圖。
第3B圖是第3A圖的上視圖。
第4圖是第1L圖中的區域的局部放大示意圖。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以
簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。
本揭露所用「約」、「近似」或「實質上」應通常是指給定值或範圍的百分之二十以內，優選地為百分之十以內，且更優選地為百分之五以內。在此給出的數值是近似的，意味著若沒有明確說明，則術語「約」、「近似」或「實質上」的涵意可被推斷出來。
第1A圖至第1L圖繪示根據本揭露一些實施方式之形成半導體結構之方法在各步驟的剖面圖。參閱第1A圖，在導電層110上依序形成複數個介電層。詳細來說，形成複數個介電層包含在導電層110上形成第一支撐層120、在第一支撐層120上形成第一犧牲層130，以及在第一犧牲層130上形成第二支撐層140。
導電層110可視為基板(未示出)上方的層，且基板包含具有接觸、電晶體或其他類似部件的互連結構。因此，後續形成的電容器Ca(例如第1L圖的電容器Ca)連接到基板中的其他部件(例如電晶體)。導電層110具有陣列區域AR與周邊區域PR，其中半導體結構(例如電容器)後續會形成於陣列區域AR上。周邊區域PR鄰接陣列區域AR。舉例來說，周邊區域PR包圍陣列區域AR。導電層110可包含鎢(W)或其他合適的金屬。
在一些實施方式中，第一支撐層120及第二支撐層140包含氮化物(例如氮化矽)。在一些實施方式中，第一犧牲層130包含氧化物。在形成第一犧牲層130時，
可在第一犧牲層130中加入包含硼、磷或其組合的摻雜劑。例如，第一犧牲層130由硼磷矽玻璃(boro-phospho-silicate-glass,BPSG)製成，BPSG是摻雜有硼和磷的氧化矽。
參閱第1B圖，蝕刻第二支撐層140、第一犧牲層130、第一支撐層120及導電層110，以在陣列區域AR上方形成開口O1。開口O1從第二支撐層140向下延伸到導電層110，且暴露導電層110。換句話說，開口O1暴露第二支撐層140的側壁、第一犧牲層130的側壁及第一支撐層120的側壁。
參閱第1B圖與第1C圖，在開口O1中填入導電材料，以形成第一下電極層150a於第一支撐層120、第一犧牲層130及第二支撐層140中。在一些實施方式中，第一下電極層150a更形成於導電層110中。亦即，第一下電極層150a具有位於導電層110中的一部分。第一下電極層150a從導電層110向上延伸到第二支撐層140。第一下電極層150a接觸導電層110、第一支撐層120、第一犧牲層130及第二支撐層140。在一些實施方式中，第一下電極層150a從第二支撐層140往第一支撐層120的方向漸縮。在一些實施方式中，第一下電極層150a包含氮化鈦矽(TiSiN)或其他合適的導電材料。
在一些實施方式中，在形成第一下電極層150a之後，執行平坦化製程以移除第一下電極層150a的多餘部分，使得第一下電極層150a的頂面與第二支撐層140
的頂面大致齊平。平坦化製程可例如化學機械研磨(chemical-mechanical polishing；CMP)製程。
參閱第1C圖與第1D圖，在形成第一下電極層150a之後，形成第一孔洞H1以暴露第一犧牲層130，其中形成第一孔洞H1包含蝕刻第二支撐層140的一部分。在一些實施方式中，形成第一孔洞H1更包含蝕刻第一犧牲層130，使得第一下電極層150a的其中一者的側壁153被暴露。在一些實施方式中，形成第一孔洞H1更包含蝕刻第一下電極層150a的一部分，使得第一下電極層150a的其中一者的頂面151在第二支撐層140的底面145(或第一犧牲層130的最高表面)下方。在一些實施方式中，形成第一孔洞H1以暴露第一犧牲層130是通過使用乾式蝕刻製程。
第2A圖繪示第1D圖中的區域R1的局部放大圖，且第2B圖是第2A圖的上視圖。在一些實施方式中，第2A圖中的區域R1的剖面是沿著第2B圖中的線A-A截取。如第2B圖所示，第一下電極層150a不連續地環繞第一孔洞H1。亦即，在第1D圖的蝕刻製程中，第一下電極層150a的一部分(例如最左側的第一下電極層150a)未被蝕刻，而第一下電極層150a的另一部分(例如左側第三個的第一下電極層150a)被部分地蝕刻。
參閱第1D圖與第1E圖，在第二支撐層140上形成第二犧牲層170，且第二犧牲層170填充第一孔洞H1。第二犧牲層170接觸第一犧牲層130、第一下電極
層150a及第二支撐層140。進一步來說，第二犧牲層170接觸第一下電極層150a的側壁153以及第二支撐層140的頂面141及側壁143。在一些實施方式中，由於第一孔洞H1具有位於第一下電極層150a的正中間的部分，第二犧牲層170的底面175(最低表面)在第二支撐層140的底面145下方。換句話說，第二犧牲層170的底面175(最低表面)在第一犧牲層130的最高表面下方。
在形成第二犧牲層170之後，在第二犧牲層170上形成第三支撐層180。第三支撐層180接觸且覆蓋第二犧牲層170。由於本揭露的製程是在形成第二犧牲層170與第三支撐層180之前先形成第一孔洞H1，因此可較精準地控制第二支撐層140被蝕刻的量，從而避免第二支撐層140在蝕刻的期間被過度消耗而對穩固電容的下電極層(例如，第1I圖的下電極層150)造成不利地影響。
在一些實施方式中，第一犧牲層130與第二犧牲層170包含氧化物。第一犧牲層130與第二犧牲層170可以由不同的氧化物材料製成。例如，第一犧牲層130由BPSG製成，而第二犧牲層170由四乙氧基矽烷(tetraethoxysilane；TEOS)氧化物製成。在一些實施方式中，第一支撐層120、第二支撐層140及第三支撐層180包含氮化物，例如氮化矽。
參閱第1F圖，蝕刻第三支撐層180及第二犧牲層170，以形成暴露第一下電極層150a的開口O2。開口O2從第三支撐層180向下延伸到第二犧牲層170，且
暴露第一下電極層150a的最高表面152。開口O2的每一者分別暴露第一下電極層150a的每一者的頂面，使得後續形成的第二下電極層150b(見第1F圖)對齊第一下電極層150a。在一些實施方式中，形成開口O2與形成開口O1(見第1B圖)使用相同的蝕刻遮罩，使得開口O2對準並暴露第一下電極層150a。
參閱第1F圖與第1G圖，在開口O2中填入導電材料，以形成第二下電極層150b於第三支撐層180與第二犧牲層170中。第二下電極層150b對齊第一下電極層150a。具體而言，第二下電極層150b在第三支撐層180中的頂面與第一下電極層150a的頂面在垂直方向(即第一下電極層150a的長度方向)上重疊。第二下電極層150b更覆蓋第三支撐層180，並接觸第一下電極層150a。應理解，本揭露之第一下電極層150a與第二下電極層150b可視為電容器的下電極層150，以下將詳細描述。在一些實施方式中，由於第二下電極層150b與第一下電極層150a包含相同的材料(例如氮化鈦矽(TiSiN))，因此第一下電極層150a與第二下電極層150b之間無界面形成。
在形成第二下電極層150b之後，在第二下電極層150b上形成硬遮罩層190。硬遮罩層190接觸且覆蓋第二下電極層150b。在一些實施方式中，硬遮罩層190包含氮化矽。在一些其他的實施方式中，硬遮罩層190包含氧化物，例如TEOS氧化物、氧化矽，或其他合適的材
料。
參閱第1G圖與第1H圖，在形成第二下電極層150b與硬遮罩層190之後，形成第二孔洞H2以暴露第二犧牲層170，其中形成第二孔洞H2包含蝕刻第三支撐層180的一部分。在一些實施方式中，形成第二孔洞H2更包含蝕刻第二犧牲層170，使得第二下電極層150b的其中一者的側壁157被暴露。在一些實施方式中，形成第二孔洞H2更包含蝕刻第二下電極層150b的一部分，使得第二下電極層150b的其中一者的暴露表面154在第三支撐層180的底面185(或第二犧牲層170的最高表面)下方。由於本揭露是依序形成第一孔洞H1(見第1D圖)、形成接觸第一犧牲層130的第二犧牲層170，再形成第二孔洞H2，因此可較精準地控制第三支撐層180被蝕刻的量，從而避免第三支撐層180被過度消耗(蝕刻)而對穩固電容的下電極層造成不利地影響。相對地，若先形成第二孔洞H2再形成第一孔洞H1(見第1D圖)，則第三支撐層180可能需要過度蝕刻才能讓後續的第一孔洞H1(見第1D圖)能通過第二孔洞H2形成，如此將導致電容的下電極層的結構不穩固。在一些實施方式中，形成第二孔洞H2以暴露第二犧牲層170是通過使用乾式蝕刻製程。
第3A圖繪示第1H圖中的區域R2的局部放大圖，
且第3B圖是第3A圖的上視圖。在一些實施方式中，第3A圖中的區域R2的剖面是沿著第3B圖中的線B-B截
取。如第3B圖所示，第二下電極層150b不連續地環繞第二孔洞H2。亦即，在第1H圖的蝕刻製程中，第二下電極層150b的一部分(例如最左側的第二下電極層150b)未被蝕刻，而第二下電極層150b的另一部分(例如左側第四個第二下電極層150b)被部分地蝕刻。
參閱第1H圖與第1I圖，執行蝕刻製程，從第二孔洞H2移除第一犧牲層130與第二犧牲層170的全體，以暴露第一下電極層150a的側壁155與第二下電極層150b的側壁159。由於本揭露是先蝕刻第二支撐層140的一部分以形成第一孔洞H1(見第1D圖)，再形成第二犧牲層170接觸第一犧牲層130，因此可改善移除第一犧牲層130與第二犧牲層170的製程，且可避免第二支撐層140過度消耗，以達到穩固電容的下電極層150的效果。換句話說，可避免損害電容的下電極層150，從而避免造成坍塌的問題。
在一些實施方式中，移除第一犧牲層130與第二犧牲層170使得在介電堆疊DS(包含第一支撐層120、第二支撐層140及第三支撐層180)中形成空間S1與空間S2，其中空間S1位於第一下電極層150a之間，且空間S2位於第二下電極層150b之間。在一些實施方式中，移除第一犧牲層130與第二犧牲層170是使用單次濕式蝕刻製程。具體而言，可通過使用單次濕式蝕刻製程，以同時移除第一犧牲層130與第二犧牲層170，並且濕式蝕刻製程的蝕刻劑包含氫氟酸(HF)或其他合適的蝕刻劑。
在一些實施方式中，移除硬遮罩層190以暴露下面的第二下電極層150b。此後，移除第二下電極層150b位於第三支撐層180上方的部分，使得第二下電極層150b的最高表面與第三支撐層180的頂面大致齊平。下電極層150(第一下電極層150a與第二下電極層150b)的全體位於介電堆疊DS中。在一些實施方式中，第一支撐層120、第二支撐層140及第三支撐層180通過下電極層150連接。
參閱第1J圖，高介電常數(k)介電層200沿著下電極層150的側壁形成。具體而言，高k介電層200沿著第一下電極層150a的側壁155與第二下電極層150b的側壁159形成。此外，高k介電層200可以沿著第二支撐層140與第三支撐層180的側壁、頂面及底面以及第一支撐層120的頂面形成。在一些實施方式中，高k介電層200包含氧化鉿(HfO)。在各種示例中，高k介電層200包含金屬氧化物(例如HfSiO2、ZnO、ZrO2、Ta2O5、Al2O3等)、金屬氮化物或其組合。
參閱第1K圖，上電極層210沿著高k介電層200的側壁203形成。在一些實施方式中，上電極層210位於高k介電層200的水平表面之上。上電極層210可以包含氮化鈦(TiN)或其他合適的導電材料。在一些實施方式中，上電極層210與下電極層150包含相同的材料，例如TiN。在一些實施方式中，上電極層210與下電極層150包含不同的材料，例如下電極層150包含
TiSiN，而上電極層210包含TiN。
在上電極層210形成之後，包含下電極層150、高k介電層200以及上電極層210的電容器Ca被定義於介電堆疊DS中。
半導體層220形成於上電極層210上。詳細來說，半導體層220形成於第一支撐層120與第二支撐層140之間的空間S1中以及第二支撐層140與第三支撐層180之間的空間S2中。半導體層220可完全填充空間S1與空間S2。半導體層220可包含多晶矽或其他合適的半導體材料。半導體層220的材料不同於上電極層210的材料，也不同於下電極層150的材料。
在一些實施方式中，半導體結構包含導電層110、複數個支撐層(即第一支撐層120、第二支撐層140及第三支撐層180)以及電容器Ca。第一支撐層120、第二支撐層140及第三支撐層180自下而上排列，第一支撐層120、第二支撐層140及第三支撐層180彼此間隔。換句話說，第三支撐層180位於第二支撐層140上方，且第二支撐層140位於第一支撐層120上方。電容器Ca接觸第一支撐層120的側壁123、第二支撐層140的側壁143及第三支撐層180的側壁183。
第4圖是第1L圖中的區域R3的局部放大示意圖。參閱第1L圖與第4圖，電容器Ca包含從第一支撐層120向上延伸到第三支撐層180下電極層150、沿著下電極層150的側壁(即側壁155與側壁159)的高k
介電層200以及沿著高介電常數介電層200的側壁203的上電極層210。電容器Ca的下電極層150包含從第一支撐層120向上延伸到第二支撐層140的第一部分150a及從第二支撐層140向上延伸到第三支撐層180的第二部分150b，第一部分150a的最大寬度大於第二部分150b的最小寬度。因此，下電極層150具有低的深寬比，下電極層150的結構穩固且可避免坍塌的問題。
在一些實施方式中，電容器Ca的下電極層150的第一部分150a接觸第二支撐層140的底面145。此外，下電極層150的第一部分150a接觸位於第一支撐層120下方的導電層110。下電極層150的最高表面與第三支撐層180的頂面大致齊平，且被高k介電層200覆蓋。下電極層150的最低表面位於導電層110的頂面下方。換句話說，下電極層150具有位於導電層110中的一部分。下電極層150的第一部分150a的側壁155的斜率實質上相同於下電極層150的第二部分150b的側壁159的斜率。在一些實施方式中，由於下電極層150的第一部分150a與第二部分150b包含相同的材料(例如氮化鈦矽(TiSiN))，因此下電極層150的第一部分150a與第二部分150b之間無界面形成。
在一些實施方式中，電容器Ca的下電極層150具有雙倒梯形輪廓。詳細來說，下電極層150的第一部分150a具有倒梯形輪廓，且下電極層150的第二部分
150b具有倒梯形輪廓。換句話說，下電極層150的第一部分150a大致從第二支撐層140往導電層110的方向漸縮，且下電極層150的第二部分150b大致從第三支撐層180往第二支撐層140的方向漸縮。值得注意的是，第1L圖中的電容器Ca是說明性的，電容器Ca不限於第1L圖所示的結構。例如，電容器Ca中可包含其他的附加層。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
110:導電層
120:第一支撐層
123:側壁
140:第二支撐層
143:側壁
145:底面
150:下電極層
150a:第一下電極層(第一部分)
150b:第二下電極層(第二部分)
155:側壁
159:側壁
180:第三支撐層
183:側壁
200:高介電常數介電層(高k介電層)
203:側壁
210:上電極層
220:半導體層
AR:陣列區域
Ca:電容器
DS:介電堆疊
PR:周邊區域
R3:區域
S1:空間
S2:空間
Claims (10)
- 一種形成半導體結構之方法，包含： 依序形成一第一支撐層、一第一犧牲層及一第二支撐層於一導電層上； 形成一第一下電極層於該第一支撐層、該第一犧牲層及該第二支撐層中； 形成一第一孔洞以暴露該第一犧牲層，其中形成該第一孔洞包含蝕刻該第二支撐層的一部分； 形成一第二犧牲層於該第二支撐層上方，且該第二犧牲層填充該第一孔洞； 形成一第三支撐層於該第二犧牲層上；以及 形成一第二下電極層於該第三支撐層與該第二犧牲層中，且該第二下電極層對齊該第一下電極層。
- 如請求項1所述之方法，其中該第二犧牲層接觸該第一犧牲層。
- 如請求項1所述之方法，其中該第二犧牲層的一底面在該第二支撐層的一底面下方。
- 如請求項1所述之方法，更包含： 在形成該第二下電極層之前，蝕刻該第三支撐層與該第二犧牲層以形成一開口，其中該開口暴露該第一下電極層的一最高表面。
- 如請求項1所述之方法，更包含： 蝕刻該第三支撐層的一部分，以形成一第二孔洞；以及 從該第二孔洞移除該第一犧牲層與該第二犧牲層，以暴露該第一下電極層的一側壁與該第二下電極層的一側壁。
- 如請求項5所述之方法，其中移除該第一犧牲層與該第二犧牲層係使用單次濕式蝕刻製程。
- 如請求項5所述之方法，更包含： 形成一高介電常數介電層沿著該第一下電極層的該側壁與該第二下電極層的該側壁；以及 形成一上電極層沿著該高介電常數介電層的一側壁。
- 一種半導體結構，包含： 一第一支撐層、一第二支撐層及一第三支撐層，由下往上排列，且該第一支撐層、該第二支撐層及該第三支撐層彼此間隔；以及 一電容器，接觸該第一支撐層、該第二支撐層及該第三支撐層的複數個側壁，其中該電容器包含從該第一支撐層延伸到該第三支撐層的一下電極層、沿著該下電極層的一側壁的高介電常數介電層以及沿著該高介電常數介電層的一側壁的一上電極層，且其中該下電極層包含從該第一支撐層向上延伸到該第二支撐層的一第一部分及從該第二支撐層向上延伸到該第三支撐層的一第二部分，該第一部分的一最大寬度大於該第二部分的一最小寬度。
- 如請求項8所述之半導體結構，其中該電容器的該下電極層的該第一部分接觸該第二支撐層的一底面。
- 如請求項8所述之半導體結構，更包含： 一導電層，設置於該第一支撐層下方，其中該電容器的該下電極層的該第一部分接觸該導電層。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111147243A TWI833494B (zh) | 2022-12-08 | 2022-12-08 | 半導體結構及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111147243A TWI833494B (zh) | 2022-12-08 | 2022-12-08 | 半導體結構及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TWI833494B true TWI833494B (zh) | 2024-02-21 |
Family
ID=90824985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111147243A TWI833494B (zh) | 2022-12-08 | 2022-12-08 | 半導體結構及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI833494B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200905803A (en) * | 2007-07-17 | 2009-02-01 | Promos Technologies Inc | Method of making planar-type bottom electrode for semiconductor device |
| TW201530625A (zh) * | 2014-01-20 | 2015-08-01 | Inotera Memories Inc | 電容器結構之製造方法及半導體裝置 |
| TW201803133A (zh) * | 2016-07-05 | 2018-01-16 | 力晶科技股份有限公司 30078 新竹科學工業園區力行一路12號 | 電容器結構及其製造方法 |
| TW202209635A (zh) * | 2020-08-24 | 2022-03-01 | 力晶積成電子製造股份有限公司 | 動態隨機存取記憶體及其形成方法 |
| TW202240855A (zh) * | 2021-04-13 | 2022-10-16 | 台灣積體電路製造股份有限公司 | 積體電路裝置及其製造方法 |
-
2022
- 2022-12-08 TW TW111147243A patent/TWI833494B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200905803A (en) * | 2007-07-17 | 2009-02-01 | Promos Technologies Inc | Method of making planar-type bottom electrode for semiconductor device |
| TW201530625A (zh) * | 2014-01-20 | 2015-08-01 | Inotera Memories Inc | 電容器結構之製造方法及半導體裝置 |
| TW201803133A (zh) * | 2016-07-05 | 2018-01-16 | 力晶科技股份有限公司 30078 新竹科學工業園區力行一路12號 | 電容器結構及其製造方法 |
| TW202209635A (zh) * | 2020-08-24 | 2022-03-01 | 力晶積成電子製造股份有限公司 | 動態隨機存取記憶體及其形成方法 |
| TW202240855A (zh) * | 2021-04-13 | 2022-10-16 | 台灣積體電路製造股份有限公司 | 積體電路裝置及其製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110634869B (zh) | 存储器阵列及其制造方法 | |
| US7888725B2 (en) | Electronic devices including electrode walls with insulating layers thereon | |
| US10559570B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US20050263814A1 (en) | Bottom electrode of capacitor of semiconductor device and method of forming the same | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| US7247537B2 (en) | Semiconductor device including an improved capacitor and method for manufacturing the same | |
| US6936512B2 (en) | Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric | |
| KR100650632B1 (ko) | 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법 | |
| US7161205B2 (en) | Semiconductor memory device with cylindrical storage electrode and method of manufacturing the same | |
| JP2000164822A (ja) | 半導体記憶装置およびその製造方法 | |
| US6448146B1 (en) | Methods of manufacturing integrated circuit capacitors having hemispherical grain electrodes | |
| US6943081B2 (en) | Method of forming storage nodes comprising a base in a contact hole and related structures | |
| US8129251B2 (en) | Metal-insulator-metal-structured capacitor formed with polysilicon | |
| TWI833494B (zh) | 半導體結構及其形成方法 | |
| TWI817793B (zh) | 形成半導體結構之方法 | |
| KR100526885B1 (ko) | 반도체 소자에서의 캐패시터 형성방법 | |
| US6236080B1 (en) | Method of manufacturing a capacitor for high density DRAMs | |
| TWI833380B (zh) | 形成半導體結構之方法 | |
| CN113496952B (zh) | 半导体结构及其制作方法 | |
| KR20010111864A (ko) | 다이나믹 랜덤 억세스 메모리 장치의 캐패시터 및 그제조방법 | |
| US5973350A (en) | Stacked capacitor structure for high density DRAM cells | |
| US7026210B2 (en) | Method for forming a bottle-shaped trench | |
| KR20060107130A (ko) | 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법 | |
| KR100721546B1 (ko) | 캐패시터 및 그의 제조 방법 | |
| US5821151A (en) | Method of making a capacitor via chemical mechanical polish |