JP2000164822A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Abstract
(57)【要約】
【課題】コンタクトプラグと記憶ノード電極間の接続不
良の防止など品質の高い記憶ノード電極を有する半導体
記憶装置およびその製造方法を提供する。 【解決手段】基板１０上に形成された第１絶縁膜（２
１，２２，２３，２４）と、第１絶縁膜に形成された記
憶ノードコンタクトホール（ＣＨ１，ＣＨ２）と、記憶
ノードコンタクトホールに埋め込まれた記憶ノードコン
タクトプラグ（Ｐ１，Ｐ２）と、記憶ノードコンタクト
プラグに接続して形成された記憶ノード電極３７ａと、
記憶ノード電極の間隙部における第１絶縁膜の上層に形
成された第２絶縁膜２５とを有し、少なくとも記憶ノー
ドコンタクトプラグの上面および側面の一部において記
憶ノード電極と記憶ノードコンタクトプラグが接続する
構成、あるいは、記憶ノード電極と第２絶縁膜２５が、
少なくとも第２絶縁膜の上面および側面の一部において
接する構成とする。
良の防止など品質の高い記憶ノード電極を有する半導体
記憶装置およびその製造方法を提供する。 【解決手段】基板１０上に形成された第１絶縁膜（２
１，２２，２３，２４）と、第１絶縁膜に形成された記
憶ノードコンタクトホール（ＣＨ１，ＣＨ２）と、記憶
ノードコンタクトホールに埋め込まれた記憶ノードコン
タクトプラグ（Ｐ１，Ｐ２）と、記憶ノードコンタクト
プラグに接続して形成された記憶ノード電極３７ａと、
記憶ノード電極の間隙部における第１絶縁膜の上層に形
成された第２絶縁膜２５とを有し、少なくとも記憶ノー
ドコンタクトプラグの上面および側面の一部において記
憶ノード電極と記憶ノードコンタクトプラグが接続する
構成、あるいは、記憶ノード電極と第２絶縁膜２５が、
少なくとも第２絶縁膜の上面および側面の一部において
接する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、特に、ＤＲＡＭ（Dynamic Rand
om Access Memory）などの記憶ノード電極を有する半導
体記憶装置およびその製造方法に関する。
びその製造方法に関し、特に、ＤＲＡＭ（Dynamic Rand
om Access Memory）などの記憶ノード電極を有する半導
体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩ等の半導体装置において
は、３年で７割の縮小化を実現し、高集積化および高性
能化を達成してきた。例えば、ＤＲＡＭは、スイッチン
グ用のメタル−酸化物−半導体積層体を有する電界効果
型トランジスタ（ＭＯＳＦＥＴ）とメモリキャパシタと
を有するメモリセル構造を持っており、半導体デバイス
におけるプロセスドライバーとして、学会レベルにおい
ては１Ｇｂの記憶容量を持つＤＲＡＭの発表も行われて
いるなど、近年ますます微細化、縮小化され、大容量
化、高集積化が進められている。その微細化に伴いメモ
リセル面積は縮小化され、メモリキャパシタの占有面積
も縮小化している。
は、３年で７割の縮小化を実現し、高集積化および高性
能化を達成してきた。例えば、ＤＲＡＭは、スイッチン
グ用のメタル−酸化物−半導体積層体を有する電界効果
型トランジスタ（ＭＯＳＦＥＴ）とメモリキャパシタと
を有するメモリセル構造を持っており、半導体デバイス
におけるプロセスドライバーとして、学会レベルにおい
ては１Ｇｂの記憶容量を持つＤＲＡＭの発表も行われて
いるなど、近年ますます微細化、縮小化され、大容量
化、高集積化が進められている。その微細化に伴いメモ
リセル面積は縮小化され、メモリキャパシタの占有面積
も縮小化している。
【０００３】しかしながら、動作マージンを確保し、ア
ルファー線によるソフトエラー耐性を確保して記憶した
データの信頼性を高めるために、メモリキャパシタの蓄
積容量ＣｓはＤＲＡＭの世代にかかわらず１ビットあた
り２０〜３０ｆＦと一定値に保たれている。
ルファー線によるソフトエラー耐性を確保して記憶した
データの信頼性を高めるために、メモリキャパシタの蓄
積容量ＣｓはＤＲＡＭの世代にかかわらず１ビットあた
り２０〜３０ｆＦと一定値に保たれている。
【０００４】従って、メモリキャパシタは微細化するに
従いその占有面積を縮小化しているにもかかわらず、そ
の蓄積容量Ｃｓは必要量確保する必要があり、そのため
の様々な工夫がなされてきた。
従いその占有面積を縮小化しているにもかかわらず、そ
の蓄積容量Ｃｓは必要量確保する必要があり、そのため
の様々な工夫がなされてきた。
【０００５】例えば、キャパシタ絶縁膜の膜厚を薄くす
ることにより蓄積容量を増加させる方法の他、キャパシ
タ絶縁膜として窒化シリコン膜と酸化シリコン膜の複合
膜であるＯＮ膜（あるいはＯＮＯ膜）に代わって、比誘
電率の高い酸化タンタル（Ta2O5 ）、ＢＳＴあるいはＳ
ＴＯなどを用い、キャパシタ絶縁膜の構成材料を改良す
ることによりキャパシタの蓄積容量を増加させるなどの
方法が開発されている。
ることにより蓄積容量を増加させる方法の他、キャパシ
タ絶縁膜として窒化シリコン膜と酸化シリコン膜の複合
膜であるＯＮ膜（あるいはＯＮＯ膜）に代わって、比誘
電率の高い酸化タンタル（Ta2O5 ）、ＢＳＴあるいはＳ
ＴＯなどを用い、キャパシタ絶縁膜の構成材料を改良す
ることによりキャパシタの蓄積容量を増加させるなどの
方法が開発されている。
【０００６】一方で、キャパシタの電極構造も工夫が加
えられており、様々な構造を有するものが開発されてい
る。メモリ・キャパシタは記憶ノード電極（キャパシタ
のトランジスタに接続している電極）とプレート電極
（キャパシタの接地している電極）とその間のキャパシ
タ絶縁膜とを有しており、記憶ノード電極とプレート電
極の表面積を増加することによりキャパシタの蓄積容量
を増加させることができる。
えられており、様々な構造を有するものが開発されてい
る。メモリ・キャパシタは記憶ノード電極（キャパシタ
のトランジスタに接続している電極）とプレート電極
（キャパシタの接地している電極）とその間のキャパシ
タ絶縁膜とを有しており、記憶ノード電極とプレート電
極の表面積を増加することによりキャパシタの蓄積容量
を増加させることができる。
【０００７】従来は平面的な構造を持つプレーナ型が使
用されていたが、現在では記憶ノード電極を立体化して
複雑な形状とし、記憶ノード電極の側壁面などを利用
し、キャパシタの占有面積は増加させずに記憶ノード電
極の表面積を増加させて蓄積容量を増加させることが一
般的となっている。立体化した記憶ノード電極として、
例えば、スタック型およびトレンチ型などがある。トレ
ンチ型は基板に対して深さ方向に記憶ノード電極を形成
したもので、基板を掘ることによる弊害を検討する必要
がある。一方スタック型はＣＯＢ（capacitor over bit
line）とＣＵＢ（capacitor under bitline ）という２
タイプに分類でき、中でもＣＯＢのスタック型の場合、
ビット線よりも後にキャパシタ（記憶ノード電極）を形
成するため、セル領域上に微細加工で決まる最大のキャ
パシタ（記憶ノード電極）を形成することができる利点
がある。
用されていたが、現在では記憶ノード電極を立体化して
複雑な形状とし、記憶ノード電極の側壁面などを利用
し、キャパシタの占有面積は増加させずに記憶ノード電
極の表面積を増加させて蓄積容量を増加させることが一
般的となっている。立体化した記憶ノード電極として、
例えば、スタック型およびトレンチ型などがある。トレ
ンチ型は基板に対して深さ方向に記憶ノード電極を形成
したもので、基板を掘ることによる弊害を検討する必要
がある。一方スタック型はＣＯＢ（capacitor over bit
line）とＣＵＢ（capacitor under bitline ）という２
タイプに分類でき、中でもＣＯＢのスタック型の場合、
ビット線よりも後にキャパシタ（記憶ノード電極）を形
成するため、セル領域上に微細加工で決まる最大のキャ
パシタ（記憶ノード電極）を形成することができる利点
がある。
【０００８】上記のようなＣＯＢのスタック型には、ペ
デスタルスタック（Pedestal Stack）型、フィン（Fin
）型、シリンダ（Cylinder）型（クラウン（Crown ）
型）などの様々なタイプが開発されている。シリンダ型
には、円筒部分が１重構造のタイプのほか２重構造のタ
イプも開発されている。また、同じく表面積を増やす目
的で記憶ノード電極表面を粗面化する方法や、ポリシリ
コン電極の形成温度を制御して表面に半円球の凹凸を設
ける方法も開発されている。なかでも、シリンダ型記憶
ノード電極は電極の周囲長を有効に表面積として使用で
きるため、その占有面積の縮小化の中においても、蓄積
容量を確保しやすく、半導体記憶装置の微細化、高集積
化および縮小化に最も適した電極構造の一つである。シ
リンダ型の記憶ノード電極を形成する方法としては、例
えば凸型の酸化膜の側壁部にサイドウォール状の電極を
形成する方法と、凹型の酸化膜の内壁に電極材料を形成
する方法とに大別される。一般的には、後者の方がリソ
グラフィーの露光マージンおよび焦点深度に対する余裕
が大きくとれるので、さらなる微細化に対して有利であ
る。
デスタルスタック（Pedestal Stack）型、フィン（Fin
）型、シリンダ（Cylinder）型（クラウン（Crown ）
型）などの様々なタイプが開発されている。シリンダ型
には、円筒部分が１重構造のタイプのほか２重構造のタ
イプも開発されている。また、同じく表面積を増やす目
的で記憶ノード電極表面を粗面化する方法や、ポリシリ
コン電極の形成温度を制御して表面に半円球の凹凸を設
ける方法も開発されている。なかでも、シリンダ型記憶
ノード電極は電極の周囲長を有効に表面積として使用で
きるため、その占有面積の縮小化の中においても、蓄積
容量を確保しやすく、半導体記憶装置の微細化、高集積
化および縮小化に最も適した電極構造の一つである。シ
リンダ型の記憶ノード電極を形成する方法としては、例
えば凸型の酸化膜の側壁部にサイドウォール状の電極を
形成する方法と、凹型の酸化膜の内壁に電極材料を形成
する方法とに大別される。一般的には、後者の方がリソ
グラフィーの露光マージンおよび焦点深度に対する余裕
が大きくとれるので、さらなる微細化に対して有利であ
る。
【０００９】上記の従来方法によるシリンダ型の記憶ノ
ード電極を有する半導体記憶装置およびその製造方法に
ついて図１５〜２１を参照して説明する。
ード電極を有する半導体記憶装置およびその製造方法に
ついて図１５〜２１を参照して説明する。
【００１０】図１５（ａ）は、上記の従来方法によるシ
リンダ型の記憶ノード電極を有する半導体記憶装置の断
面図であり、図１５（ｂ）は図１５（ａ）中の領域Ｘの
拡大図である。シリコン半導体基板１０上のトレンチ型
の素子分離絶縁膜２０に区切られた活性領域上に、不図
示のゲート絶縁膜、ゲート電極Ｇおよびソース・ドレイ
ン拡散層１１などからなるトランジスタが形成されてお
り、その上層に例えば酸化シリコンからなる第１層間絶
縁膜２１が形成されている。
リンダ型の記憶ノード電極を有する半導体記憶装置の断
面図であり、図１５（ｂ）は図１５（ａ）中の領域Ｘの
拡大図である。シリコン半導体基板１０上のトレンチ型
の素子分離絶縁膜２０に区切られた活性領域上に、不図
示のゲート絶縁膜、ゲート電極Ｇおよびソース・ドレイ
ン拡散層１１などからなるトランジスタが形成されてお
り、その上層に例えば酸化シリコンからなる第１層間絶
縁膜２１が形成されている。
【００１１】第１層間絶縁膜２１にはソース・ドレイン
拡散層１１に達する第１記憶ノードコンタクトホールＣ
Ｈ１が開口され、第１記憶ノードコンタクトプラグＰ１
が埋め込まれている。さらに、第１層間絶縁膜２１には
ソース・ドレイン拡散層１１に達する不図示のビットコ
ンタクトホールが開口され、ビットコンタクトプラグが
埋め込まれている。第１層間絶縁膜２１の上層には例え
ば酸化シリコンからなる第２層間絶縁膜２２が形成され
ており、その上層に例えばポリサイド構造のビット線３
３が形成され、上記のビットコンタクトプラグに接続し
ている。
拡散層１１に達する第１記憶ノードコンタクトホールＣ
Ｈ１が開口され、第１記憶ノードコンタクトプラグＰ１
が埋め込まれている。さらに、第１層間絶縁膜２１には
ソース・ドレイン拡散層１１に達する不図示のビットコ
ンタクトホールが開口され、ビットコンタクトプラグが
埋め込まれている。第１層間絶縁膜２１の上層には例え
ば酸化シリコンからなる第２層間絶縁膜２２が形成され
ており、その上層に例えばポリサイド構造のビット線３
３が形成され、上記のビットコンタクトプラグに接続し
ている。
【００１２】ビット線３３を被覆して例えば窒化シリコ
ンからなる第３層間絶縁膜２３が形成されており、その
上層に例えば酸化シリコンからなる第４層間絶縁膜２４
が形成されており、その上層に例えば窒化シリコンから
なる第５層間絶縁膜２５が形成されている。第３〜第５
層間絶縁膜（２３，２４，２５）を貫通して、第１記憶
ノードコンタクトプラグＰ１の上面を露出させる第２記
憶ノードコンタクトホールＣＨ２が開口され、第１記憶
ノードコンタクトプラグＰ１に接続するように第２記憶
ノードコンタクトプラグＰ２が埋め込まれている。
ンからなる第３層間絶縁膜２３が形成されており、その
上層に例えば酸化シリコンからなる第４層間絶縁膜２４
が形成されており、その上層に例えば窒化シリコンから
なる第５層間絶縁膜２５が形成されている。第３〜第５
層間絶縁膜（２３，２４，２５）を貫通して、第１記憶
ノードコンタクトプラグＰ１の上面を露出させる第２記
憶ノードコンタクトホールＣＨ２が開口され、第１記憶
ノードコンタクトプラグＰ１に接続するように第２記憶
ノードコンタクトプラグＰ２が埋め込まれている。
【００１３】第２記憶ノードコンタクトプラグＰ２の上
方には、例えば導電性不純物を含有するポリシリコンか
らなる記憶ノード電極３７ａが第２記憶ノードコンタク
トプラグＰ２に接続するように形成されている。記憶ノ
ード電極３７ａの表面を被覆して、例えばＮＯ膜（窒化
膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２
８が形成されており、その上層には例えば導電性不純物
を含有するポリシリコンからなるプレート電極３８が形
成されており、記憶ノード電極３７ａ、キャパシタ絶縁
膜２８およびプレート電極３８からなるメモリキャパシ
タが形成されている。
方には、例えば導電性不純物を含有するポリシリコンか
らなる記憶ノード電極３７ａが第２記憶ノードコンタク
トプラグＰ２に接続するように形成されている。記憶ノ
ード電極３７ａの表面を被覆して、例えばＮＯ膜（窒化
膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２
８が形成されており、その上層には例えば導電性不純物
を含有するポリシリコンからなるプレート電極３８が形
成されており、記憶ノード電極３７ａ、キャパシタ絶縁
膜２８およびプレート電極３８からなるメモリキャパシ
タが形成されている。
【００１４】次に、上記の図１５に示す半導体記憶装置
の製造方法について説明する。まず、図１６（ａ）に至
るまでの工程について説明する。半導体基板１０に例え
ばＳＴＩ（Shallow Trench Isolation）法により素子分
離絶縁膜２０を形成し、活性領域において不図示のゲー
ト絶縁膜、ゲート電極Ｇおよびソース・ドレイン拡散層
１１を形成し、トランジスタを形成する。次に、例えば
ＣＶＤ（Chemical Vapor Deposition ）法により酸化シ
リコンを堆積させ、第１層間絶縁膜２１を形成し、ビッ
トコンタクトホール（不図示）およびソース・ドレイン
拡散層１１を露出させる第１記憶ノードコンタクトホー
ルＣＨ１を第１層間絶縁膜２１に開口する。次に、例え
ばＣＶＤ法により導電性不純物を含有するポリシリコン
などでビットコンタクトおよび第１記憶ノードコンタク
トホールＣＨ１内を埋め込み、ビットコンタクトプラグ
（不図示）および第１記憶ノードコンタクトプラグＰ１
を形成する。次に、例えばＣＶＤ法により酸化シリコン
を堆積させ、第２層間絶縁膜２２を形成し、その上層に
例えばポリサイド構造を有するビット線３３を上記のビ
ットコンタクトプラグと接続するようにして形成する。
次に、例えばＣＶＤ法によりビット線３３を被覆して全
面に窒化シリコンを堆積させ、第３層間絶縁膜２３を形
成する。次に、例えばＣＶＤ法により酸化シリコンを堆
積させ、第４層間絶縁膜２４を形成する。次に、例えば
ＣＶＤ法により窒化シリコンを堆積させ、第５層間絶縁
膜２５を形成する。
の製造方法について説明する。まず、図１６（ａ）に至
るまでの工程について説明する。半導体基板１０に例え
ばＳＴＩ（Shallow Trench Isolation）法により素子分
離絶縁膜２０を形成し、活性領域において不図示のゲー
ト絶縁膜、ゲート電極Ｇおよびソース・ドレイン拡散層
１１を形成し、トランジスタを形成する。次に、例えば
ＣＶＤ（Chemical Vapor Deposition ）法により酸化シ
リコンを堆積させ、第１層間絶縁膜２１を形成し、ビッ
トコンタクトホール（不図示）およびソース・ドレイン
拡散層１１を露出させる第１記憶ノードコンタクトホー
ルＣＨ１を第１層間絶縁膜２１に開口する。次に、例え
ばＣＶＤ法により導電性不純物を含有するポリシリコン
などでビットコンタクトおよび第１記憶ノードコンタク
トホールＣＨ１内を埋め込み、ビットコンタクトプラグ
（不図示）および第１記憶ノードコンタクトプラグＰ１
を形成する。次に、例えばＣＶＤ法により酸化シリコン
を堆積させ、第２層間絶縁膜２２を形成し、その上層に
例えばポリサイド構造を有するビット線３３を上記のビ
ットコンタクトプラグと接続するようにして形成する。
次に、例えばＣＶＤ法によりビット線３３を被覆して全
面に窒化シリコンを堆積させ、第３層間絶縁膜２３を形
成する。次に、例えばＣＶＤ法により酸化シリコンを堆
積させ、第４層間絶縁膜２４を形成する。次に、例えば
ＣＶＤ法により窒化シリコンを堆積させ、第５層間絶縁
膜２５を形成する。
【００１５】次に、図１６（ｂ）に示すように、例えば
ＣＶＤ法により第５層間絶縁膜の上層にポリシリコンを
堆積させ、第２記憶ノードコンタクトホールの開口パタ
ーンに加工して、マスク層３４を形成する。
ＣＶＤ法により第５層間絶縁膜の上層にポリシリコンを
堆積させ、第２記憶ノードコンタクトホールの開口パタ
ーンに加工して、マスク層３４を形成する。
【００１６】次に、図１７（ｃ）に示すように、例えば
ＣＶＤ法によりマスク層３４の上層にポリシリコンを堆
積させ、サイドウォールマスク用層３５を形成する。
ＣＶＤ法によりマスク層３４の上層にポリシリコンを堆
積させ、サイドウォールマスク用層３５を形成する。
【００１７】次に、図１７（ｄ）に示すように、例えば
ＲＩＥ（反応性イオンエッチング）などのエッチングを
施し、マスク層３４の側壁部を覆う部分を残してサイド
ウォールマスク用層３５を除去し、サイドウォールマス
ク層３５ａを形成する。このときマスク層３４ａも肩部
が丸く成形される。
ＲＩＥ（反応性イオンエッチング）などのエッチングを
施し、マスク層３４の側壁部を覆う部分を残してサイド
ウォールマスク用層３５を除去し、サイドウォールマス
ク層３５ａを形成する。このときマスク層３４ａも肩部
が丸く成形される。
【００１８】次に、図１８（ｅ）に示すように、マスク
層３４ａおよびサイドウォールマスク層３５ａをマスク
としてＲＩＥなどのエッチングを施し、第２層間絶縁膜
２２、第３層間絶縁膜２３、第４層間絶縁膜２４および
第５層間絶縁膜２５を貫通して、第１記憶ノードコンタ
クトプラグＰ１の上面を露出させる第２記憶ノードコン
タクトホールＣＨ２を開口する。
層３４ａおよびサイドウォールマスク層３５ａをマスク
としてＲＩＥなどのエッチングを施し、第２層間絶縁膜
２２、第３層間絶縁膜２３、第４層間絶縁膜２４および
第５層間絶縁膜２５を貫通して、第１記憶ノードコンタ
クトプラグＰ１の上面を露出させる第２記憶ノードコン
タクトホールＣＨ２を開口する。
【００１９】次に、図１８（ｆ）に示すように、例えば
ＣＶＤ法により導電性不純物を含有するポリシリコンな
どで第１記憶ノードコンタクトプラグＰ１に接続するよ
うに第２記憶ノードコンタクトホールＣＨ２内を埋め込
んで全面に堆積させ、第２記憶ノードコンタクトプラグ
用層３６を形成する。
ＣＶＤ法により導電性不純物を含有するポリシリコンな
どで第１記憶ノードコンタクトプラグＰ１に接続するよ
うに第２記憶ノードコンタクトホールＣＨ２内を埋め込
んで全面に堆積させ、第２記憶ノードコンタクトプラグ
用層３６を形成する。
【００２０】次に、図１９（ｇ）に示すように、例えば
ＲＩＥなどのエッチングによりエッチバックし、第２記
憶ノードコンタクトホールＣＨ２の内部を残して、第２
記憶ノードコンタクトホールＣＨ２の外部に堆積された
ポリシリコンを除去し、第２記憶ノードコンタクトプラ
グＰ２（３６ａ）を形成する。
ＲＩＥなどのエッチングによりエッチバックし、第２記
憶ノードコンタクトホールＣＨ２の内部を残して、第２
記憶ノードコンタクトホールＣＨ２の外部に堆積された
ポリシリコンを除去し、第２記憶ノードコンタクトプラ
グＰ２（３６ａ）を形成する。
【００２１】次に、図１９（ｈ）に示すように、例えば
ＣＶＤ法により第２記憶ノードコンタクトプラグＰ２お
よび第５層間絶縁膜２５の上層全面に酸化シリコンを堆
積させ、第１記憶ノード形成用層２６を形成する。
ＣＶＤ法により第２記憶ノードコンタクトプラグＰ２お
よび第５層間絶縁膜２５の上層全面に酸化シリコンを堆
積させ、第１記憶ノード形成用層２６を形成する。
【００２２】次に、図２０（ｉ）に示すように、フォト
リソグラフィー工程により第１記憶ノード形成用層２６
の上層にレジスト膜をパターン形成し、ＲＩＥなどのエ
ッチングを施して、記憶ノード電極の型となる開口部Ｈ
を形成する。
リソグラフィー工程により第１記憶ノード形成用層２６
の上層にレジスト膜をパターン形成し、ＲＩＥなどのエ
ッチングを施して、記憶ノード電極の型となる開口部Ｈ
を形成する。
【００２３】次に、図２０（ｊ）に示すように、例え
ば、ＣＶＤ法により記憶ノード電極の型となる開口部Ｈ
の側壁を被覆して全面にリンなどの導電性不純物を含有
するポリシリコンあるいはアモルファスシリコンを堆積
させ、第２記憶ノードコンタクトプラグＰ２と接続する
記憶ノード電極用層３７を形成する。次に、例えばＣＶ
Ｄ法により記憶ノード電極用層３７の上層に、記憶ノー
ド電極の型となる開口部Ｈを埋め込んで酸化シリコンを
堆積させ、第２記憶ノード形成用層２７を形成する。
ば、ＣＶＤ法により記憶ノード電極の型となる開口部Ｈ
の側壁を被覆して全面にリンなどの導電性不純物を含有
するポリシリコンあるいはアモルファスシリコンを堆積
させ、第２記憶ノードコンタクトプラグＰ２と接続する
記憶ノード電極用層３７を形成する。次に、例えばＣＶ
Ｄ法により記憶ノード電極用層３７の上層に、記憶ノー
ド電極の型となる開口部Ｈを埋め込んで酸化シリコンを
堆積させ、第２記憶ノード形成用層２７を形成する。
【００２４】次に、図２１（ｋ）に示すように、例えば
上方から第２記憶ノード形成用層２７と記憶ノード電極
用層３７を順次エッチバックする、あるいはＣＭＰ法に
より上方から研磨することにより、個々に分割された記
憶ノード電極３７ａおよび第２記憶ノード形成用層とす
る。次に、例えばフッ酸系のウェットエッチングを施し
て、第１記憶ノード形成用層２６および第２記憶ノード
形成用層２７を除去する。このとき、例えば窒化シリコ
ンからなる第５層間絶縁膜２５はエッチングストッパと
して機能する。
上方から第２記憶ノード形成用層２７と記憶ノード電極
用層３７を順次エッチバックする、あるいはＣＭＰ法に
より上方から研磨することにより、個々に分割された記
憶ノード電極３７ａおよび第２記憶ノード形成用層とす
る。次に、例えばフッ酸系のウェットエッチングを施し
て、第１記憶ノード形成用層２６および第２記憶ノード
形成用層２７を除去する。このとき、例えば窒化シリコ
ンからなる第５層間絶縁膜２５はエッチングストッパと
して機能する。
【００２５】次に、図２２（ｌ）に示すように、例えば
記憶ノード電極３７ａ表面の自然酸化膜をフッ酸系のウ
ェットエッチングにより除去した後、ＲＴＮ（Rapid Th
ermal Nitridation ）法および減圧ＣＶＤ法により窒化
シリコン層を形成し、さらに熱酸化処理により窒化シリ
コン層の表層に酸化シリコン層を形成することにより、
記憶ノード電極３７ａを被覆するＮＯ膜（窒化膜−酸化
膜の積層絶縁膜）からなるキャパシタ絶縁膜２８を形成
する。
記憶ノード電極３７ａ表面の自然酸化膜をフッ酸系のウ
ェットエッチングにより除去した後、ＲＴＮ（Rapid Th
ermal Nitridation ）法および減圧ＣＶＤ法により窒化
シリコン層を形成し、さらに熱酸化処理により窒化シリ
コン層の表層に酸化シリコン層を形成することにより、
記憶ノード電極３７ａを被覆するＮＯ膜（窒化膜−酸化
膜の積層絶縁膜）からなるキャパシタ絶縁膜２８を形成
する。
【００２６】次に例えばＣＶＤ法により導電性不純物を
含有するポリシリコンを堆積させてプレート電極３８を
形成し、図１５に示す構造を有するキャパシタを完成さ
せる。以降の工程としては、キャパシタなどの被覆して
全面に上層絶縁膜を形成し、必要に応じて上層配線を形
成するなどして、所望の半導体記憶装置を製造すること
ができる。
含有するポリシリコンを堆積させてプレート電極３８を
形成し、図１５に示す構造を有するキャパシタを完成さ
せる。以降の工程としては、キャパシタなどの被覆して
全面に上層絶縁膜を形成し、必要に応じて上層配線を形
成するなどして、所望の半導体記憶装置を製造すること
ができる。
【００２７】
【発明が解決しようとする課題】しかしながら、上記の
従来方法においては、（第２）記憶ノードコンタクトプ
ラグの形成工程において、ＲＩＥなどのエッチングによ
りエッチバック時に、プラグロスが大きくなる場合があ
る。プラグロスが大きい場合には、記憶ノード形成用層
のパターン加工工程において記憶ノードコンタクトプラ
グの上面を露出させることが困難となり、図２２に示す
ように、記憶ノードコンタクトプラグＰ２と記憶ノード
電極３７ａとの接続不良Ｆが発生する。
従来方法においては、（第２）記憶ノードコンタクトプ
ラグの形成工程において、ＲＩＥなどのエッチングによ
りエッチバック時に、プラグロスが大きくなる場合があ
る。プラグロスが大きい場合には、記憶ノード形成用層
のパターン加工工程において記憶ノードコンタクトプラ
グの上面を露出させることが困難となり、図２２に示す
ように、記憶ノードコンタクトプラグＰ２と記憶ノード
電極３７ａとの接続不良Ｆが発生する。
【００２８】また、上記の接続不良Ｆにまで至らない場
合でも、以下の問題が発生する場合がある。図２３
（ａ）は、上記の半導体記憶装置の製造方法において、
記憶ノード電極用層３７を形成する工程までを示す断面
図であり、図２３（ｂ）は図２３（ａ）中の領域Ｘにお
ける拡大図である。ここで、第１記憶ノード形成用層２
６に形成された記憶ノード電極の型となる開口部Ｈの一
方の端部が、記憶ノードコンタクトプラグＰ２の上部に
位置する程度に、開口部Ｈが図面上左側に距離Δ分ずれ
て形成された場合を示している。
合でも、以下の問題が発生する場合がある。図２３
（ａ）は、上記の半導体記憶装置の製造方法において、
記憶ノード電極用層３７を形成する工程までを示す断面
図であり、図２３（ｂ）は図２３（ａ）中の領域Ｘにお
ける拡大図である。ここで、第１記憶ノード形成用層２
６に形成された記憶ノード電極の型となる開口部Ｈの一
方の端部が、記憶ノードコンタクトプラグＰ２の上部に
位置する程度に、開口部Ｈが図面上左側に距離Δ分ずれ
て形成された場合を示している。
【００２９】上記のように、開口部Ｈの一方の端部が、
記憶ノードコンタクトプラグＰ２の上部に位置する場
合、図２４（ａ）および同図中に領域Ｘの拡大図である
図２４（ｂ）に示すように、例えばフッ酸系のウェット
エッチングを施して、第１記憶ノード形成用層２６を除
去するときに、記憶ノードコンタクトプラグＰ２と第５
層間絶縁膜２５（エッチングストッパ）の間隙部からエ
ッチング液Ｅが浸透し、第５層間絶縁膜２５の下層の第
４層間絶縁膜２４などがエッチング除去されてしまい、
最悪の場合にはビット線と記憶ノードのショートが発生
する。
記憶ノードコンタクトプラグＰ２の上部に位置する場
合、図２４（ａ）および同図中に領域Ｘの拡大図である
図２４（ｂ）に示すように、例えばフッ酸系のウェット
エッチングを施して、第１記憶ノード形成用層２６を除
去するときに、記憶ノードコンタクトプラグＰ２と第５
層間絶縁膜２５（エッチングストッパ）の間隙部からエ
ッチング液Ｅが浸透し、第５層間絶縁膜２５の下層の第
４層間絶縁膜２４などがエッチング除去されてしまい、
最悪の場合にはビット線と記憶ノードのショートが発生
する。
【００３０】上記の問題を回避するために、第５層間絶
縁膜（エッチングストッパ）を厚膜化して、記憶ノード
コンタクトプラグの上面が第５層間絶縁膜の下面を下回
らないようにする方法が考えられるが、この場合、層間
絶縁膜全体の膜厚が厚くなってしまい、また、記憶ノー
ドコンタクトプラグを露出させる開口が不十分となりや
すくなり、上記の記憶ノードコンタクトプラグと記憶ノ
ード電極間の接続不良を発生しやすくするなどの不都合
があった。
縁膜（エッチングストッパ）を厚膜化して、記憶ノード
コンタクトプラグの上面が第５層間絶縁膜の下面を下回
らないようにする方法が考えられるが、この場合、層間
絶縁膜全体の膜厚が厚くなってしまい、また、記憶ノー
ドコンタクトプラグを露出させる開口が不十分となりや
すくなり、上記の記憶ノードコンタクトプラグと記憶ノ
ード電極間の接続不良を発生しやすくするなどの不都合
があった。
【００３１】本発明は、上記の問題に鑑みなされたもの
であり、従って本発明の目的は、ＤＲＡＭなどメモリキ
ャパシタを有する半導体記憶装置において、記憶ノード
コンタクトプラグと記憶ノード電極間の接続不良の防止
や、ショートの原因ともなるエッチングストッパの下層
の絶縁膜の除去の防止などが可能となる、品質の高い記
憶ノード電極および記憶ノードコンタクトプラグを有す
る半導体記憶装置およびその製造方法を提供することで
ある。
であり、従って本発明の目的は、ＤＲＡＭなどメモリキ
ャパシタを有する半導体記憶装置において、記憶ノード
コンタクトプラグと記憶ノード電極間の接続不良の防止
や、ショートの原因ともなるエッチングストッパの下層
の絶縁膜の除去の防止などが可能となる、品質の高い記
憶ノード電極および記憶ノードコンタクトプラグを有す
る半導体記憶装置およびその製造方法を提供することで
ある。
【００３２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置は、記憶ノード電極を持つ
メモリキャパシタとトランジスタを有するメモリセルが
複数個配置された半導体記憶装置であって、基板と、前
記基板に形成されたトランジスタと、前記トランジスタ
を被覆して前記基板上に形成された第１絶縁膜と、前記
第１絶縁膜に形成され、前記トランジスタのソース・ド
レイン領域に達する記憶ノードコンタクトホールと、前
記記憶ノードコンタクトホールに埋め込まれた記憶ノー
ドコンタクトプラグと、前記記憶ノードコンタクトプラ
グに接続して形成された記憶ノード電極と、前記記憶ノ
ード電極の間隙部における前記第１絶縁膜の上層に形成
された第２絶縁膜と、前記記憶ノード電極の上層に形成
されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜の上
層に形成されたプレート電極とを有し、前記記憶ノード
電極と前記記憶ノードコンタクトプラグが、少なくとも
前記記憶ノードコンタクトプラグの上面および側面の一
部において接続して形成されている。
め、本発明の半導体記憶装置は、記憶ノード電極を持つ
メモリキャパシタとトランジスタを有するメモリセルが
複数個配置された半導体記憶装置であって、基板と、前
記基板に形成されたトランジスタと、前記トランジスタ
を被覆して前記基板上に形成された第１絶縁膜と、前記
第１絶縁膜に形成され、前記トランジスタのソース・ド
レイン領域に達する記憶ノードコンタクトホールと、前
記記憶ノードコンタクトホールに埋め込まれた記憶ノー
ドコンタクトプラグと、前記記憶ノードコンタクトプラ
グに接続して形成された記憶ノード電極と、前記記憶ノ
ード電極の間隙部における前記第１絶縁膜の上層に形成
された第２絶縁膜と、前記記憶ノード電極の上層に形成
されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜の上
層に形成されたプレート電極とを有し、前記記憶ノード
電極と前記記憶ノードコンタクトプラグが、少なくとも
前記記憶ノードコンタクトプラグの上面および側面の一
部において接続して形成されている。
【００３３】上記の本発明の半導体記憶装置によれば、
記憶ノード電極と記憶ノードコンタクトプラグが、少な
くとも記憶ノードコンタクトプラグの上面および側面の
一部において接続して形成されている。従来は記憶ノー
ドコンタクトプラグの上面のみで接続していたので、プ
ラグロスが大きい場合には十分記憶ノードコンタクトプ
ラグの上面を露出させることが困難な場合があったが、
記憶ノードコンタクトプラグの上面および側面の一部に
おいて接続するようにすることで、確実に記憶ノード電
極と記憶ノードコンタクトプラグ接続することが可能と
なる。
記憶ノード電極と記憶ノードコンタクトプラグが、少な
くとも記憶ノードコンタクトプラグの上面および側面の
一部において接続して形成されている。従来は記憶ノー
ドコンタクトプラグの上面のみで接続していたので、プ
ラグロスが大きい場合には十分記憶ノードコンタクトプ
ラグの上面を露出させることが困難な場合があったが、
記憶ノードコンタクトプラグの上面および側面の一部に
おいて接続するようにすることで、確実に記憶ノード電
極と記憶ノードコンタクトプラグ接続することが可能と
なる。
【００３４】上記の本発明の半導体記憶装置は、好適に
は、前記記憶ノード電極と前記第２絶縁膜が、少なくと
も前記第２絶縁膜の上面および側面の一部において接し
て形成されている。これにより、記憶ノード電極と第２
絶縁膜とを間隙部が発生することなく接触させることが
可能となり、記憶ノード電極を形成するための型として
用いる絶縁膜を第２絶縁膜に対して選択比を有して除去
する場合に、第２絶縁膜の下層の第１絶縁膜が除去され
てしまうことを防止できる。
は、前記記憶ノード電極と前記第２絶縁膜が、少なくと
も前記第２絶縁膜の上面および側面の一部において接し
て形成されている。これにより、記憶ノード電極と第２
絶縁膜とを間隙部が発生することなく接触させることが
可能となり、記憶ノード電極を形成するための型として
用いる絶縁膜を第２絶縁膜に対して選択比を有して除去
する場合に、第２絶縁膜の下層の第１絶縁膜が除去され
てしまうことを防止できる。
【００３５】また、上記の目的を達成するため、本発明
の半導体記憶装置は、記憶ノード電極を持つメモリキャ
パシタとトランジスタを有するメモリセルが複数個配置
された半導体記憶装置であって、基板と、前記基板に形
成されたトランジスタと、前記トランジスタを被覆して
前記基板上に形成された第１絶縁膜と、前記第１絶縁膜
に形成され、前記トランジスタのソース・ドレイン領域
に達する記憶ノードコンタクトホールと、前記記憶ノー
ドコンタクトホールに埋め込まれた記憶ノードコンタク
トプラグと、前記記憶ノードコンタクトプラグに接続し
て形成された記憶ノード電極と、前記記憶ノード電極の
間隙部における前記第１絶縁膜の上層に形成された第２
絶縁膜と、前記記憶ノード電極の上層に形成されたキャ
パシタ絶縁膜と、前記キャパシタ絶縁膜の上層に形成さ
れたプレート電極とを有し、前記記憶ノード電極と前記
第２絶縁膜が、少なくとも前記第２絶縁膜の上面および
側面の一部において接して形成されている。
の半導体記憶装置は、記憶ノード電極を持つメモリキャ
パシタとトランジスタを有するメモリセルが複数個配置
された半導体記憶装置であって、基板と、前記基板に形
成されたトランジスタと、前記トランジスタを被覆して
前記基板上に形成された第１絶縁膜と、前記第１絶縁膜
に形成され、前記トランジスタのソース・ドレイン領域
に達する記憶ノードコンタクトホールと、前記記憶ノー
ドコンタクトホールに埋め込まれた記憶ノードコンタク
トプラグと、前記記憶ノードコンタクトプラグに接続し
て形成された記憶ノード電極と、前記記憶ノード電極の
間隙部における前記第１絶縁膜の上層に形成された第２
絶縁膜と、前記記憶ノード電極の上層に形成されたキャ
パシタ絶縁膜と、前記キャパシタ絶縁膜の上層に形成さ
れたプレート電極とを有し、前記記憶ノード電極と前記
第２絶縁膜が、少なくとも前記第２絶縁膜の上面および
側面の一部において接して形成されている。
【００３６】上記の本発明の半導体記憶装置によれば、
記憶ノード電極と第２絶縁膜が、少なくとも第２絶縁膜
の上面および側面の一部において接して形成されている
ことから、記憶ノード電極と第２絶縁膜とを間隙部が発
生することなく接触させることが可能となり、記憶ノー
ド電極を形成するための型として用いる絶縁膜を第２絶
縁膜に対して選択比を有して除去する場合に、第２絶縁
膜の下層の第１絶縁膜が除去されてしまうことを防止で
きる。
記憶ノード電極と第２絶縁膜が、少なくとも第２絶縁膜
の上面および側面の一部において接して形成されている
ことから、記憶ノード電極と第２絶縁膜とを間隙部が発
生することなく接触させることが可能となり、記憶ノー
ド電極を形成するための型として用いる絶縁膜を第２絶
縁膜に対して選択比を有して除去する場合に、第２絶縁
膜の下層の第１絶縁膜が除去されてしまうことを防止で
きる。
【００３７】上記の本発明の半導体記憶装置は、好適に
は、前記トランジスタの上層に絶縁膜を介してビット線
が形成されており、前記トランジスタおよび前記ビット
線を前記第１絶縁膜が被覆している。ＣＯＢ（capacito
r over bitline）型のキャパシタ（記憶ノード電極）と
して、セル領域上に微細加工で決まる最大のキャパシタ
（記憶ノード電極）を形成することができる。
は、前記トランジスタの上層に絶縁膜を介してビット線
が形成されており、前記トランジスタおよび前記ビット
線を前記第１絶縁膜が被覆している。ＣＯＢ（capacito
r over bitline）型のキャパシタ（記憶ノード電極）と
して、セル領域上に微細加工で決まる最大のキャパシタ
（記憶ノード電極）を形成することができる。
【００３８】上記の本発明の半導体記憶装置は、好適に
は、前記記憶ノード電極が、シリンダ型である。シリン
ダ型は、電極の周囲長を有効に表面積として使用できる
ため、その占有面積の縮小化の中においても蓄積容量を
確保しやすい。
は、前記記憶ノード電極が、シリンダ型である。シリン
ダ型は、電極の周囲長を有効に表面積として使用できる
ため、その占有面積の縮小化の中においても蓄積容量を
確保しやすい。
【００３９】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、記憶ノード電極を持つメモ
リキャパシタとトランジスタを有するメモリセルが複数
個配置された半導体記憶装置の製造方法であって、基板
にトランジスタを形成する工程と、前記トランジスタを
被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜
に、前記トランジスタのソース・ドレイン領域に達する
記憶ノードコンタクトホールを開口する工程と、前記記
憶ノードコンタクトホール内を導電体で埋め込んで記憶
ノードコンタクトプラグを形成する工程と、前記第１絶
縁膜の上層に前記第１絶縁膜とエッチング選択比の異な
る第２絶縁膜を形成する工程と、前記第２絶縁膜の上層
に前記第２絶縁膜とエッチング選択比の異なる第３絶縁
膜を形成する工程と、前記第２絶縁膜および前記第３絶
縁膜に、記憶ノード電極を形成するための型となり、前
記記憶ノードコンタクトプラグの少なくとも上面を露出
させる開口部を開口する工程と、前記第２絶縁膜に対し
て前記第１絶縁膜および前記第３絶縁膜を選択的に除去
するエッチングにより、前記開口部の底面および側壁面
を後退させる工程と、前記開口部を型として、前記第２
絶縁膜と接触させながら、前記記憶ノードコンタクトプ
ラグに接続して記憶ノード電極を形成する工程と、前記
第２絶縁膜をエッチングストッパとして前記第３絶縁膜
を除去する工程と、前記記憶ノード電極の上層にキャパ
シタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の
上層にプレート電極を形成する工程とを有する。
の半導体装置の製造方法は、記憶ノード電極を持つメモ
リキャパシタとトランジスタを有するメモリセルが複数
個配置された半導体記憶装置の製造方法であって、基板
にトランジスタを形成する工程と、前記トランジスタを
被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜
に、前記トランジスタのソース・ドレイン領域に達する
記憶ノードコンタクトホールを開口する工程と、前記記
憶ノードコンタクトホール内を導電体で埋め込んで記憶
ノードコンタクトプラグを形成する工程と、前記第１絶
縁膜の上層に前記第１絶縁膜とエッチング選択比の異な
る第２絶縁膜を形成する工程と、前記第２絶縁膜の上層
に前記第２絶縁膜とエッチング選択比の異なる第３絶縁
膜を形成する工程と、前記第２絶縁膜および前記第３絶
縁膜に、記憶ノード電極を形成するための型となり、前
記記憶ノードコンタクトプラグの少なくとも上面を露出
させる開口部を開口する工程と、前記第２絶縁膜に対し
て前記第１絶縁膜および前記第３絶縁膜を選択的に除去
するエッチングにより、前記開口部の底面および側壁面
を後退させる工程と、前記開口部を型として、前記第２
絶縁膜と接触させながら、前記記憶ノードコンタクトプ
ラグに接続して記憶ノード電極を形成する工程と、前記
第２絶縁膜をエッチングストッパとして前記第３絶縁膜
を除去する工程と、前記記憶ノード電極の上層にキャパ
シタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の
上層にプレート電極を形成する工程とを有する。
【００４０】上記の本発明の半導体装置の製造方法は、
基板にトランジスタを形成し、トランジスタを被覆して
第１絶縁膜を形成し、第１絶縁膜にトランジスタのソー
ス・ドレイン領域に達する記憶ノードコンタクトホール
を開口し、記憶ノードコンタクトホール内を導電体で埋
め込んで記憶ノードコンタクトプラグを形成する。次
に、第１絶縁膜の上層に第１絶縁膜とエッチング選択比
の異なる第２絶縁膜を形成し、第２絶縁膜の上層に第２
絶縁膜とエッチング選択比の異なる第３絶縁膜を形成す
る。次に、第２絶縁膜および第３絶縁膜に、記憶ノード
電極を形成するための型となり、記憶ノードコンタクト
プラグの少なくとも上面を露出させる開口部を開口し、
第２絶縁膜に対して第１絶縁膜および第３絶縁膜を選択
的に除去するエッチングにより、開口部の底面および側
壁面を後退させる。次に、開口部を型として、第２絶縁
膜と接触させながら、記憶ノードコンタクトプラグに接
続して記憶ノード電極を形成し、第２絶縁膜をエッチン
グストッパとして第３絶縁膜を除去し、記憶ノード電極
の上層にキャパシタ絶縁膜を形成し、キャパシタ絶縁膜
の上層にプレート電極を形成する。
基板にトランジスタを形成し、トランジスタを被覆して
第１絶縁膜を形成し、第１絶縁膜にトランジスタのソー
ス・ドレイン領域に達する記憶ノードコンタクトホール
を開口し、記憶ノードコンタクトホール内を導電体で埋
め込んで記憶ノードコンタクトプラグを形成する。次
に、第１絶縁膜の上層に第１絶縁膜とエッチング選択比
の異なる第２絶縁膜を形成し、第２絶縁膜の上層に第２
絶縁膜とエッチング選択比の異なる第３絶縁膜を形成す
る。次に、第２絶縁膜および第３絶縁膜に、記憶ノード
電極を形成するための型となり、記憶ノードコンタクト
プラグの少なくとも上面を露出させる開口部を開口し、
第２絶縁膜に対して第１絶縁膜および第３絶縁膜を選択
的に除去するエッチングにより、開口部の底面および側
壁面を後退させる。次に、開口部を型として、第２絶縁
膜と接触させながら、記憶ノードコンタクトプラグに接
続して記憶ノード電極を形成し、第２絶縁膜をエッチン
グストッパとして第３絶縁膜を除去し、記憶ノード電極
の上層にキャパシタ絶縁膜を形成し、キャパシタ絶縁膜
の上層にプレート電極を形成する。
【００４１】上記の本発明の半導体装置の製造方法によ
れば、第２絶縁膜および第３絶縁膜に、記憶ノード電極
を形成するための型となる開口部を開口した後に、開口
部の底面および側壁面を後退させることにより、底面に
おいて記憶ノードコンタクトプラグが開口部内に凸に突
き出るように前記底面を後退させることが可能となり、
記憶ノード電極と記憶ノードコンタクトプラグを少なく
とも記憶ノードコンタクトプラグの上面および側面の一
部において接続させることができる。これにより、確実
に記憶ノード電極と記憶ノードコンタクトプラグ接続す
ることが可能となる。また、側壁面において前記第２絶
縁膜が開口部内に凸に突き出るように側壁面を後退させ
ることが可能となり、記憶ノード電極と第２絶縁膜とを
間隙のないように接触させて、第２絶縁膜をエッチング
ストッパとして第３絶縁膜を除去する場合に、第２絶縁
膜の下層の第１絶縁膜が除去されてしまうことを防止で
きる。
れば、第２絶縁膜および第３絶縁膜に、記憶ノード電極
を形成するための型となる開口部を開口した後に、開口
部の底面および側壁面を後退させることにより、底面に
おいて記憶ノードコンタクトプラグが開口部内に凸に突
き出るように前記底面を後退させることが可能となり、
記憶ノード電極と記憶ノードコンタクトプラグを少なく
とも記憶ノードコンタクトプラグの上面および側面の一
部において接続させることができる。これにより、確実
に記憶ノード電極と記憶ノードコンタクトプラグ接続す
ることが可能となる。また、側壁面において前記第２絶
縁膜が開口部内に凸に突き出るように側壁面を後退させ
ることが可能となり、記憶ノード電極と第２絶縁膜とを
間隙のないように接触させて、第２絶縁膜をエッチング
ストッパとして第３絶縁膜を除去する場合に、第２絶縁
膜の下層の第１絶縁膜が除去されてしまうことを防止で
きる。
【００４２】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記開口部の底面および側壁面を後退さ
せる工程においては、等方性エッチングにより前記第２
絶縁膜に対して前記第１絶縁膜および前記第３絶縁膜を
選択的に除去する。等方性エッチングによれば、開口部
の底面および側壁面を後退させることができる。
は、好適には、前記開口部の底面および側壁面を後退さ
せる工程においては、等方性エッチングにより前記第２
絶縁膜に対して前記第１絶縁膜および前記第３絶縁膜を
選択的に除去する。等方性エッチングによれば、開口部
の底面および側壁面を後退させることができる。
【００４３】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記記憶ノードコンタクトプラグを形成
する工程においては、前記記憶ノードコンタクトプラグ
の上面の高さが前記第１絶縁膜の表面の高さと一致する
ように前記記憶ノードコンタクトプラグを形成する。あ
るいは好適には、前記記憶ノードコンタクトプラグを形
成する工程が、前記記憶ノードコンタクトホールの内部
を埋め込んで全面に導電体を形成する工程と、前記記憶
ノードコンタクトホールの外部に形成された前記導電体
を研磨処理により除去する工程とを含む。これにより、
プラグロスを抑制して記憶ノードコンタクトプラグを形
成することができる。
は、好適には、前記記憶ノードコンタクトプラグを形成
する工程においては、前記記憶ノードコンタクトプラグ
の上面の高さが前記第１絶縁膜の表面の高さと一致する
ように前記記憶ノードコンタクトプラグを形成する。あ
るいは好適には、前記記憶ノードコンタクトプラグを形
成する工程が、前記記憶ノードコンタクトホールの内部
を埋め込んで全面に導電体を形成する工程と、前記記憶
ノードコンタクトホールの外部に形成された前記導電体
を研磨処理により除去する工程とを含む。これにより、
プラグロスを抑制して記憶ノードコンタクトプラグを形
成することができる。
【００４４】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記記憶ノード電極を形成する工程が、
前記開口部を型として、前記第２絶縁膜と接触させなが
ら、前記記憶ノードコンタクトプラグに接続して記憶ノ
ード電極用層を形成する工程と、前記記憶ノード電極用
層の上層に第４絶縁膜を形成する工程と、前記第４絶縁
膜の上面から研磨して前記記憶ノード電極用層を個々の
記憶ノード電極に分割する工程とを含み、前記第２絶縁
膜をエッチングストッパとして前記第３絶縁膜を除去す
る工程においては、同時に前記第４絶縁膜を除去する。
第３絶縁膜および第４絶縁膜を、記憶ノード電極を形成
し、加工するための層として用いることが可能である。
は、好適には、前記記憶ノード電極を形成する工程が、
前記開口部を型として、前記第２絶縁膜と接触させなが
ら、前記記憶ノードコンタクトプラグに接続して記憶ノ
ード電極用層を形成する工程と、前記記憶ノード電極用
層の上層に第４絶縁膜を形成する工程と、前記第４絶縁
膜の上面から研磨して前記記憶ノード電極用層を個々の
記憶ノード電極に分割する工程とを含み、前記第２絶縁
膜をエッチングストッパとして前記第３絶縁膜を除去す
る工程においては、同時に前記第４絶縁膜を除去する。
第３絶縁膜および第４絶縁膜を、記憶ノード電極を形成
し、加工するための層として用いることが可能である。
【００４５】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記第１絶縁膜および前記第３絶縁膜を
酸化シリコンにより形成し、前記第２絶縁膜を窒化シリ
コンにより形成する。これにより、第２絶縁膜に対して
選択比を有して第１絶縁膜および第３絶縁膜をエッチン
グ除去し、記憶ノード電極の型となる開口部の底面およ
び側壁面を後退させることができる。また、第２絶縁膜
をエッチングストッパとして第３絶縁膜を除去すること
ができる。
は、好適には、前記第１絶縁膜および前記第３絶縁膜を
酸化シリコンにより形成し、前記第２絶縁膜を窒化シリ
コンにより形成する。これにより、第２絶縁膜に対して
選択比を有して第１絶縁膜および第３絶縁膜をエッチン
グ除去し、記憶ノード電極の型となる開口部の底面およ
び側壁面を後退させることができる。また、第２絶縁膜
をエッチングストッパとして第３絶縁膜を除去すること
ができる。
【００４６】
【発明の実施の形態】以下に、本発明の半導体記憶装置
の製造方法の実施の形態について図面を参照して説明す
る。
の製造方法の実施の形態について図面を参照して説明す
る。
【００４７】本実施形態に係る半導体記憶装置は、シリ
ンダ型の記憶ノード電極を有するＣＯＢ型のＤＲＡＭ
（Dynamic Random Access Memory）であり、図１（ａ）
は、その断面図であり、図１（ｂ）は図１（ａ）中の領
域Ｘの拡大図である。１個のトランジスタと１個のメモ
リキャパシタとから１個のメモリセルが構成されてお
り、このメモリセルがマトリクス状にｎ×ｍ個（図面上
は左右方向に５個としている）並べられて形成されてい
る。
ンダ型の記憶ノード電極を有するＣＯＢ型のＤＲＡＭ
（Dynamic Random Access Memory）であり、図１（ａ）
は、その断面図であり、図１（ｂ）は図１（ａ）中の領
域Ｘの拡大図である。１個のトランジスタと１個のメモ
リキャパシタとから１個のメモリセルが構成されてお
り、このメモリセルがマトリクス状にｎ×ｍ個（図面上
は左右方向に５個としている）並べられて形成されてい
る。
【００４８】シリコン半導体基板１０上のトレンチ型の
素子分離絶縁膜２０に区切られた活性領域上に、不図示
のゲート絶縁膜、例えばポリシリコンとタングステンシ
リサイドの積層体であるポリサイド構造のゲート電極
Ｇ、および、例えばＬＤＤ（Lightly Doped Drain ）構
造のソース・ドレイン拡散層１１などからなるトランジ
スタが形成されており、その上層に例えば酸化シリコン
からなる第１層間絶縁膜２１が形成されている。
素子分離絶縁膜２０に区切られた活性領域上に、不図示
のゲート絶縁膜、例えばポリシリコンとタングステンシ
リサイドの積層体であるポリサイド構造のゲート電極
Ｇ、および、例えばＬＤＤ（Lightly Doped Drain ）構
造のソース・ドレイン拡散層１１などからなるトランジ
スタが形成されており、その上層に例えば酸化シリコン
からなる第１層間絶縁膜２１が形成されている。
【００４９】第１層間絶縁膜２１にはソース・ドレイン
拡散層１１に達する第１記憶ノードコンタクトホールＣ
Ｈ１が開口され、第１記憶ノードコンタクトプラグＰ１
が埋め込まれている。さらに、第１層間絶縁膜２１には
ソース・ドレイン拡散層１１に達する不図示のビットコ
ンタクトホールが開口され、ビットコンタクトプラグが
埋め込まれている。第１層間絶縁膜２１の上層には例え
ば酸化シリコンからなる第２層間絶縁膜２２が形成され
ており、その上層に例えばポリシリコンとタングステン
シリサイドの積層体であるポリサイド構造のビット線３
３が形成され、上記のビットコンタクトプラグに接続し
ている。
拡散層１１に達する第１記憶ノードコンタクトホールＣ
Ｈ１が開口され、第１記憶ノードコンタクトプラグＰ１
が埋め込まれている。さらに、第１層間絶縁膜２１には
ソース・ドレイン拡散層１１に達する不図示のビットコ
ンタクトホールが開口され、ビットコンタクトプラグが
埋め込まれている。第１層間絶縁膜２１の上層には例え
ば酸化シリコンからなる第２層間絶縁膜２２が形成され
ており、その上層に例えばポリシリコンとタングステン
シリサイドの積層体であるポリサイド構造のビット線３
３が形成され、上記のビットコンタクトプラグに接続し
ている。
【００５０】ビット線３３を被覆して例えば窒化シリコ
ンからなる第３層間絶縁膜２３が形成されており、その
上層に例えば酸化シリコンからなる第４層間絶縁膜２４
が形成されており、その上層に例えば窒化シリコンから
なる第５層間絶縁膜２５が形成されている。第３〜第５
層間絶縁膜（２３，２４，２５）を貫通して、第１記憶
ノードコンタクトプラグＰ１の上面を露出させる第２記
憶ノードコンタクトホールＣＨ２が開口され、第１記憶
ノードコンタクトプラグＰ１に接続するように第２記憶
ノードコンタクトプラグＰ２が埋め込まれている。
ンからなる第３層間絶縁膜２３が形成されており、その
上層に例えば酸化シリコンからなる第４層間絶縁膜２４
が形成されており、その上層に例えば窒化シリコンから
なる第５層間絶縁膜２５が形成されている。第３〜第５
層間絶縁膜（２３，２４，２５）を貫通して、第１記憶
ノードコンタクトプラグＰ１の上面を露出させる第２記
憶ノードコンタクトホールＣＨ２が開口され、第１記憶
ノードコンタクトプラグＰ１に接続するように第２記憶
ノードコンタクトプラグＰ２が埋め込まれている。
【００５１】第２記憶ノードコンタクトプラグＰ２の上
方には、例えば導電性不純物を含有するポリシリコンか
らなる記憶ノード電極３７ａが第２記憶ノードコンタク
トプラグＰ２に接続するように形成されている。ここ
で、第２記憶ノードコンタクトプラグＰ２の上面および
側面の一部において、記憶ノード電極３７ａと接続する
ように形成されており、また、上記の記憶ノード電極３
７ａと第５層間絶縁膜２５は、第５層間絶縁膜２５の上
面および側面の一部において接して形成されている。
方には、例えば導電性不純物を含有するポリシリコンか
らなる記憶ノード電極３７ａが第２記憶ノードコンタク
トプラグＰ２に接続するように形成されている。ここ
で、第２記憶ノードコンタクトプラグＰ２の上面および
側面の一部において、記憶ノード電極３７ａと接続する
ように形成されており、また、上記の記憶ノード電極３
７ａと第５層間絶縁膜２５は、第５層間絶縁膜２５の上
面および側面の一部において接して形成されている。
【００５２】記憶ノード電極３７ａの表面を被覆して、
例えばＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなる
キャパシタ絶縁膜２８が形成されており、その上層には
例えば導電性不純物を含有するポリシリコンからなるプ
レート電極３８が形成されており、記憶ノード電極３７
ａ、キャパシタ絶縁膜２８およびプレート電極３８から
なるメモリキャパシタが形成されている。
例えばＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなる
キャパシタ絶縁膜２８が形成されており、その上層には
例えば導電性不純物を含有するポリシリコンからなるプ
レート電極３８が形成されており、記憶ノード電極３７
ａ、キャパシタ絶縁膜２８およびプレート電極３８から
なるメモリキャパシタが形成されている。
【００５３】上記の本実施形態の半導体記憶装置は、記
憶ノードコンタクトプラグの上面および側面の一部にお
いて接続するようにすることで、確実に記憶ノード電極
と記憶ノードコンタクトプラグ接続することが可能とな
り、また、記憶ノード電極と第５層間絶縁膜が、第５層
間絶縁膜の上面および側面の一部において接して形成さ
れていることにより、記憶ノード電極を形成するための
型として用いる絶縁膜を第５層間絶縁膜に対して選択比
を有して除去する場合に、第５層間絶縁膜の下層の第４
層間絶縁膜が除去されてしまうことを防止できる。この
ように、記憶ノードコンタクトプラグと記憶ノード電極
間の接続不良の防止や、ショートの原因ともなるエッチ
ングストッパの下層の絶縁膜の除去の防止などが可能と
なる、品質の高い記憶ノード電極および記憶ノードコン
タクトプラグを有する半導体記憶装置である。
憶ノードコンタクトプラグの上面および側面の一部にお
いて接続するようにすることで、確実に記憶ノード電極
と記憶ノードコンタクトプラグ接続することが可能とな
り、また、記憶ノード電極と第５層間絶縁膜が、第５層
間絶縁膜の上面および側面の一部において接して形成さ
れていることにより、記憶ノード電極を形成するための
型として用いる絶縁膜を第５層間絶縁膜に対して選択比
を有して除去する場合に、第５層間絶縁膜の下層の第４
層間絶縁膜が除去されてしまうことを防止できる。この
ように、記憶ノードコンタクトプラグと記憶ノード電極
間の接続不良の防止や、ショートの原因ともなるエッチ
ングストッパの下層の絶縁膜の除去の防止などが可能と
なる、品質の高い記憶ノード電極および記憶ノードコン
タクトプラグを有する半導体記憶装置である。
【００５４】次に、上記の図１に示す半導体記憶装置の
製造方法について説明する。まず、図２（ａ）に示すう
ように、シリコン半導体基板１０に例えばＳＴＩ（Shal
lowTrench Isolation）法により素子分離絶縁膜２０を
形成する。
製造方法について説明する。まず、図２（ａ）に示すう
ように、シリコン半導体基板１０に例えばＳＴＩ（Shal
lowTrench Isolation）法により素子分離絶縁膜２０を
形成する。
【００５５】次に、図２（ｂ）に示すように、導電性不
純物をイオン注入などにより導入して不図示のウェルを
形成した後、素子分離絶縁膜２０により分離される活性
領域において例えば熱酸化法により不図示のゲート絶縁
膜、例えばポリシリコンとタングステンシリサイドの積
層体であるポリサイド構造のゲート電極Ｇ、および、Ｌ
ＤＤ構造のソース・ドレイン拡散層１１を形成し、トラ
ンジスタを形成する。ゲート電極Ｇは、ＤＲＡＭにおい
てはワード線として機能し、図面上左右方向に配線さ
れ、図２（ｂ）に示す断面上とは異なる位置に配線され
ていることを示している。
純物をイオン注入などにより導入して不図示のウェルを
形成した後、素子分離絶縁膜２０により分離される活性
領域において例えば熱酸化法により不図示のゲート絶縁
膜、例えばポリシリコンとタングステンシリサイドの積
層体であるポリサイド構造のゲート電極Ｇ、および、Ｌ
ＤＤ構造のソース・ドレイン拡散層１１を形成し、トラ
ンジスタを形成する。ゲート電極Ｇは、ＤＲＡＭにおい
てはワード線として機能し、図面上左右方向に配線さ
れ、図２（ｂ）に示す断面上とは異なる位置に配線され
ていることを示している。
【００５６】次に、図３（ｃ）に示すように、例えばＣ
ＶＤ（Chemical Vapor Deposition）法により酸化シリ
コンを堆積させ、第１層間絶縁膜２１を形成する。次
に、例えばＣＶＤ法により、ポリシリコンあるいはアモ
ルファスシリコンなどのシリコン層を堆積させ、第１マ
スク層３０を形成する。第１マスク層３０中の不純物の
有無はいずれでもかまわない。
ＶＤ（Chemical Vapor Deposition）法により酸化シリ
コンを堆積させ、第１層間絶縁膜２１を形成する。次
に、例えばＣＶＤ法により、ポリシリコンあるいはアモ
ルファスシリコンなどのシリコン層を堆積させ、第１マ
スク層３０を形成する。第１マスク層３０中の不純物の
有無はいずれでもかまわない。
【００５７】次に、図３（ｄ）に示すように、第１マス
ク層３０の上層に記憶ノードコンタクトホールのパター
ンを有する不図示のレジスト膜を成膜し、ＲＩＥ（反応
性イオンエッチング）などのエッチングを施して、第１
マスク層３０ａを貫通し、第１層間絶縁膜２１の途中ま
での深さを有する記憶ノードコンタクトホール用凹部Ｃ
を形成する。例えば、第１マスク層３０のエッチングに
は、（エッチングガス流量：Ｃｌ2 ＝７５ｓｃｃｍ、圧
力＝４００ｍＰａ、電流＝２５０ｍＡ、ＲＦパワー＝７
０Ｗ）という条件で行い、第１層間絶縁膜２１のエッチ
ングには、（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａ
ｒ＝１０／３００／４００ｓｃｃｍ、圧力＝５．３Ｐ
ａ、ＲＦパワー＝１７００Ｗ）という条件で行う。この
後、レジスト膜は除去する。
ク層３０の上層に記憶ノードコンタクトホールのパター
ンを有する不図示のレジスト膜を成膜し、ＲＩＥ（反応
性イオンエッチング）などのエッチングを施して、第１
マスク層３０ａを貫通し、第１層間絶縁膜２１の途中ま
での深さを有する記憶ノードコンタクトホール用凹部Ｃ
を形成する。例えば、第１マスク層３０のエッチングに
は、（エッチングガス流量：Ｃｌ2 ＝７５ｓｃｃｍ、圧
力＝４００ｍＰａ、電流＝２５０ｍＡ、ＲＦパワー＝７
０Ｗ）という条件で行い、第１層間絶縁膜２１のエッチ
ングには、（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａ
ｒ＝１０／３００／４００ｓｃｃｍ、圧力＝５．３Ｐ
ａ、ＲＦパワー＝１７００Ｗ）という条件で行う。この
後、レジスト膜は除去する。
【００５８】次に、図４（ｅ）に示すように、例えばＣ
ＶＤ法により、記憶ノードコンタクトホール用凹部Ｃ内
を被覆してポリシリコンあるいはアモルファスシリコン
などのシリコン層を堆積させ、第１サイドウォールマス
ク用層３１を形成する。第１サイドウォールマスク用層
３１の不純物の有無はいずれでもかまわない。
ＶＤ法により、記憶ノードコンタクトホール用凹部Ｃ内
を被覆してポリシリコンあるいはアモルファスシリコン
などのシリコン層を堆積させ、第１サイドウォールマス
ク用層３１を形成する。第１サイドウォールマスク用層
３１の不純物の有無はいずれでもかまわない。
【００５９】次に、図４（ｆ）に示すように、例えばＲ
ＩＥ（反応性イオンエッチング）などのエッチングを施
し、第１マスク層３０ａの側壁部を覆う部分を残して第
１サイドウォールマスク用層３１を除去し、第１サイド
ウォールマスク層３１ａを形成する。このとき第１マス
ク層３０ａも肩部が丸く成形される。第１サイドウォー
ルマスク層３１ａの内側が、第１記憶ノードコンタクト
ホールＣＨ１となる。第１マスク層３０ａの側壁部に第
１サイドウォールマスク層３１ａを形成することによ
り、微細なコンタクトホールを開口することが可能とな
る。
ＩＥ（反応性イオンエッチング）などのエッチングを施
し、第１マスク層３０ａの側壁部を覆う部分を残して第
１サイドウォールマスク用層３１を除去し、第１サイド
ウォールマスク層３１ａを形成する。このとき第１マス
ク層３０ａも肩部が丸く成形される。第１サイドウォー
ルマスク層３１ａの内側が、第１記憶ノードコンタクト
ホールＣＨ１となる。第１マスク層３０ａの側壁部に第
１サイドウォールマスク層３１ａを形成することによ
り、微細なコンタクトホールを開口することが可能とな
る。
【００６０】次に、図５（ｇ）に示すように、第１マス
ク層３０ａおよび第１サイドウォールマスク層３１ａを
マスクとしてＲＩＥなどのエッチングを施し、第１層間
絶縁膜２１を貫通して、トランジスタのソース・ドレイ
ン拡散層１１を露出させる第１記憶ノードコンタクトホ
ールＣＨ１を開口する。例えば、第１層間絶縁膜２１の
エッチングには、（エッチングガス流量：Ｃ4 Ｆ8 ／Ｃ
Ｏ／Ａｒ／Ｏ2 ＝１５／１５０／３００／７ｓｃｃｍ、
圧力＝４Ｐａ、ＲＦパワー＝１５００Ｗ）という条件で
行う。
ク層３０ａおよび第１サイドウォールマスク層３１ａを
マスクとしてＲＩＥなどのエッチングを施し、第１層間
絶縁膜２１を貫通して、トランジスタのソース・ドレイ
ン拡散層１１を露出させる第１記憶ノードコンタクトホ
ールＣＨ１を開口する。例えば、第１層間絶縁膜２１の
エッチングには、（エッチングガス流量：Ｃ4 Ｆ8 ／Ｃ
Ｏ／Ａｒ／Ｏ2 ＝１５／１５０／３００／７ｓｃｃｍ、
圧力＝４Ｐａ、ＲＦパワー＝１５００Ｗ）という条件で
行う。
【００６１】次に、図５（ｈ）に示すように、例えばＣ
ＶＤ法により、ソース・ドレイン拡散層１１と同じ導電
型の導電性不純物を含有するポリシリコンあるいはアモ
ルファスシリコンなどのシリコン層を、ソース・ドレイ
ン拡散層１１に接続するように第１記憶ノードコンタク
トホールＣＨ１内を埋め込んで全面に堆積させ、第１記
憶ノードコンタクトプラグ用層３２を形成する。
ＶＤ法により、ソース・ドレイン拡散層１１と同じ導電
型の導電性不純物を含有するポリシリコンあるいはアモ
ルファスシリコンなどのシリコン層を、ソース・ドレイ
ン拡散層１１に接続するように第１記憶ノードコンタク
トホールＣＨ１内を埋め込んで全面に堆積させ、第１記
憶ノードコンタクトプラグ用層３２を形成する。
【００６２】次に、図６（ｉ）に示すように、例えばＲ
ＩＥなどのエッチングによるエッチバック、および、Ｃ
ＭＰ（Chemical Mechanical Polishing ）法による研磨
処理により、第１記憶ノードコンタクトホールＣＨ１の
内部を残して、第１記憶ノードコンタクトホールＣＨ１
の外部に堆積されたポリシリコン（あるいはアモルファ
スシリコン）を除去し、第１記憶ノードコンタクトプラ
グＰ１（３１ｂ，３２ａ）を形成する。ＣＭＰ法におい
ては、例えばＫＯＨとシリカを主成分とする標準的な酸
化シリコンの研磨条件とする。次に、例えばＣＶＤ法に
より、第１記憶ノードコンタクトプラグＰ１の上面を被
覆して全面に酸化シリコンを堆積させ、第２層間絶縁膜
２２を形成する。以上の工程においては、第１記憶ノー
ドコンタクトホールの開口および第１記憶ノードコンタ
クトプラグの形成工程について説明したが、不図示のビ
ットコンタクトホールの開口およびビットコンタクトプ
ラグの形成工程を同時に行うことも好ましい。
ＩＥなどのエッチングによるエッチバック、および、Ｃ
ＭＰ（Chemical Mechanical Polishing ）法による研磨
処理により、第１記憶ノードコンタクトホールＣＨ１の
内部を残して、第１記憶ノードコンタクトホールＣＨ１
の外部に堆積されたポリシリコン（あるいはアモルファ
スシリコン）を除去し、第１記憶ノードコンタクトプラ
グＰ１（３１ｂ，３２ａ）を形成する。ＣＭＰ法におい
ては、例えばＫＯＨとシリカを主成分とする標準的な酸
化シリコンの研磨条件とする。次に、例えばＣＶＤ法に
より、第１記憶ノードコンタクトプラグＰ１の上面を被
覆して全面に酸化シリコンを堆積させ、第２層間絶縁膜
２２を形成する。以上の工程においては、第１記憶ノー
ドコンタクトホールの開口および第１記憶ノードコンタ
クトプラグの形成工程について説明したが、不図示のビ
ットコンタクトホールの開口およびビットコンタクトプ
ラグの形成工程を同時に行うことも好ましい。
【００６３】次に、図６（ｊ）に示すように、例えばＣ
ＶＤ法によりソース・ドレイン拡散層１１と同じ導電型
の導電性不純物を含有するポリシリコン（あるいはアモ
ルファスシリコン）およびタングステンシリサイドを積
層させ、ビット線のパターンに加工して、ポリシリコン
（あるいはアモルファスシリコン）からなる下層ビット
線３３ａおよびタングステンシリサイドからなる上層ビ
ット線３３ｂのポリサイド構造を有するビット線３３を
形成する。ここで、ビット線３３は、上記の不図示のビ
ットコンタクトプラグと接続するようにして形成する。
ＶＤ法によりソース・ドレイン拡散層１１と同じ導電型
の導電性不純物を含有するポリシリコン（あるいはアモ
ルファスシリコン）およびタングステンシリサイドを積
層させ、ビット線のパターンに加工して、ポリシリコン
（あるいはアモルファスシリコン）からなる下層ビット
線３３ａおよびタングステンシリサイドからなる上層ビ
ット線３３ｂのポリサイド構造を有するビット線３３を
形成する。ここで、ビット線３３は、上記の不図示のビ
ットコンタクトプラグと接続するようにして形成する。
【００６４】次に、図７（ｋ）に示すように、例えばＣ
ＶＤ法によりビット線３３を被覆して全面に窒化シリコ
ンを堆積させ、第３層間絶縁膜２３を形成する。次に、
例えばＣＶＤ法により酸化シリコンを堆積させ、第４層
間絶縁膜２４を形成する。
ＶＤ法によりビット線３３を被覆して全面に窒化シリコ
ンを堆積させ、第３層間絶縁膜２３を形成する。次に、
例えばＣＶＤ法により酸化シリコンを堆積させ、第４層
間絶縁膜２４を形成する。
【００６５】次に、図７（ｌ）に示すように、例えばＣ
ＶＤ法により第４層間絶縁膜２４の上層にポリシリコン
（あるいはアモルファスシリコン）を堆積させ、第２記
憶ノードコンタクトホールの開口パターンに加工して、
第２マスク層３４を形成する。第２マスク層３４中の不
純物の有無はいずれでもかまわない。
ＶＤ法により第４層間絶縁膜２４の上層にポリシリコン
（あるいはアモルファスシリコン）を堆積させ、第２記
憶ノードコンタクトホールの開口パターンに加工して、
第２マスク層３４を形成する。第２マスク層３４中の不
純物の有無はいずれでもかまわない。
【００６６】次に、図８（ｍ）に示すように、例えばＣ
ＶＤ法により第２マスク層３４の上層にポリシリコン
（あるいはアモルファスシリコン）を堆積させ、第２サ
イドウォールマスク用層３５を形成する。第２サイドウ
ォールマスク用層３５中の不純物の有無はいずれでもか
まわない。
ＶＤ法により第２マスク層３４の上層にポリシリコン
（あるいはアモルファスシリコン）を堆積させ、第２サ
イドウォールマスク用層３５を形成する。第２サイドウ
ォールマスク用層３５中の不純物の有無はいずれでもか
まわない。
【００６７】次に、図８（ｎ）に示すように、例えばＲ
ＩＥ（反応性イオンエッチング）などのエッチングを施
し、第２マスク層３４の側壁部を覆う部分を残して第２
サイドウォールマスク用層３５を除去し、第２サイドウ
ォールマスク層３５ａを形成する。このとき第２マスク
層３４ａも肩部が丸く成形される。
ＩＥ（反応性イオンエッチング）などのエッチングを施
し、第２マスク層３４の側壁部を覆う部分を残して第２
サイドウォールマスク用層３５を除去し、第２サイドウ
ォールマスク層３５ａを形成する。このとき第２マスク
層３４ａも肩部が丸く成形される。
【００６８】次に、図９（ｏ）に示すように、第２マス
ク層３４ａおよび第２サイドウォールマスク層３５ａを
マスクとしてＲＩＥなどのエッチングを施し、第２層間
絶縁膜２２、第３層間絶縁膜２３および第４層間絶縁膜
２４を貫通して、第１記憶ノードコンタクトプラグＰ１
の上面を露出させる第２記憶ノードコンタクトホールＣ
Ｈ２を開口する。
ク層３４ａおよび第２サイドウォールマスク層３５ａを
マスクとしてＲＩＥなどのエッチングを施し、第２層間
絶縁膜２２、第３層間絶縁膜２３および第４層間絶縁膜
２４を貫通して、第１記憶ノードコンタクトプラグＰ１
の上面を露出させる第２記憶ノードコンタクトホールＣ
Ｈ２を開口する。
【００６９】次に、図９（ｐ）に示すように、例えばＣ
ＶＤ法により第１記憶ノードコンタクトプラグＰ１と同
じ導電型の導電性不純物を含有するポリシリコン（ある
いはアモルファスシリコン）などで第１記憶ノードコン
タクトプラグＰ１に接続するように第２記憶ノードコン
タクトホールＣＨ２内を埋め込んで全面に堆積させ、第
２記憶ノードコンタクトプラグ用層３６を形成する。
ＶＤ法により第１記憶ノードコンタクトプラグＰ１と同
じ導電型の導電性不純物を含有するポリシリコン（ある
いはアモルファスシリコン）などで第１記憶ノードコン
タクトプラグＰ１に接続するように第２記憶ノードコン
タクトホールＣＨ２内を埋め込んで全面に堆積させ、第
２記憶ノードコンタクトプラグ用層３６を形成する。
【００７０】次に、図１０（ｑ）に示すように、例えば
ＲＩＥなどのエッチングによるエッチバック、および、
ＣＭＰ法による研磨処理により、第２記憶ノードコンタ
クトホールＣＨ２の内部を残して、第２記憶ノードコン
タクトホールＣＨ２の外部に堆積されたポリシリコン
（あるいはアモルファスシリコン）を除去し、第２記憶
ノードコンタクトプラグＰ２（３６ｂ）を形成する。こ
こで、ＣＭＰ法により第２記憶ノードコンタクトホール
ＣＨ２の外部に堆積されたポリシリコンなどを除去する
ことにより、第２記憶ノードコンタクトプラグの上面の
高さを第４層間絶縁膜２４の表面の高さと一致するよう
にして、第２記憶ノードコンタクトプラグＰ２を形成す
ることができ、プラグロスはほとんど生じない。
ＲＩＥなどのエッチングによるエッチバック、および、
ＣＭＰ法による研磨処理により、第２記憶ノードコンタ
クトホールＣＨ２の内部を残して、第２記憶ノードコン
タクトホールＣＨ２の外部に堆積されたポリシリコン
（あるいはアモルファスシリコン）を除去し、第２記憶
ノードコンタクトプラグＰ２（３６ｂ）を形成する。こ
こで、ＣＭＰ法により第２記憶ノードコンタクトホール
ＣＨ２の外部に堆積されたポリシリコンなどを除去する
ことにより、第２記憶ノードコンタクトプラグの上面の
高さを第４層間絶縁膜２４の表面の高さと一致するよう
にして、第２記憶ノードコンタクトプラグＰ２を形成す
ることができ、プラグロスはほとんど生じない。
【００７１】次に、図１０（ｒ）に示すように、例えば
ＣＶＤ法により窒化シリコンを堆積させ、第５層間絶縁
膜２５を形成する。次に、例えばＣＶＤ法により第５層
間絶縁膜２５の上層全面に酸化シリコンを堆積させ、第
１記憶ノード形成用層２６を形成する。
ＣＶＤ法により窒化シリコンを堆積させ、第５層間絶縁
膜２５を形成する。次に、例えばＣＶＤ法により第５層
間絶縁膜２５の上層全面に酸化シリコンを堆積させ、第
１記憶ノード形成用層２６を形成する。
【００７２】次に、図１１（ｓ）に示すように、フォト
リソグラフィー工程により第１記憶ノード形成用層２６
の上層にレジスト膜をパターン形成し、ＲＩＥなどのエ
ッチングを施して、第１記憶ノード形成用層２６および
第５層間絶縁膜２５を貫通して、第２記憶ノードコンタ
クトプラグＰ２の上面を露出させる開口部Ｈを形成す
る。ここで、開口部Ｈは、記憶ノード電極の型となる。
例えば、第１記憶ノード用層２６のエッチングには、
（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 ＝
８／１５０／２００／３ｓｃｃｍ、圧力＝５．３Ｐａ、
ＲＦパワー＝１７００Ｗ）という条件で行い、第５層間
絶縁膜２５のエッチングには、（エッチングガス流量：
ＣＨＦ3 ／ＣＯ／Ｏ2 ＝４０／１６０／１４ｓｃｃｍ、
圧力＝５．３Ｐａ、ＲＦパワー＝１０００Ｗ）という条
件で行う。
リソグラフィー工程により第１記憶ノード形成用層２６
の上層にレジスト膜をパターン形成し、ＲＩＥなどのエ
ッチングを施して、第１記憶ノード形成用層２６および
第５層間絶縁膜２５を貫通して、第２記憶ノードコンタ
クトプラグＰ２の上面を露出させる開口部Ｈを形成す
る。ここで、開口部Ｈは、記憶ノード電極の型となる。
例えば、第１記憶ノード用層２６のエッチングには、
（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 ＝
８／１５０／２００／３ｓｃｃｍ、圧力＝５．３Ｐａ、
ＲＦパワー＝１７００Ｗ）という条件で行い、第５層間
絶縁膜２５のエッチングには、（エッチングガス流量：
ＣＨＦ3 ／ＣＯ／Ｏ2 ＝４０／１６０／１４ｓｃｃｍ、
圧力＝５．３Ｐａ、ＲＦパワー＝１０００Ｗ）という条
件で行う。
【００７３】次に、図１１（ｔ）に示すように、例えば
ＮＨ4 Ｆなどのフッ酸系のウェットエッチング処理によ
り、第５層間絶縁膜２５（窒化シリコン）に対して、第
１記憶ノード形成用層２６および第４層間絶縁膜２４
（酸化シリコン）を選択的にエッチング除去し、開口部
の底面Ｈ’および側壁面Ｈ”を後退させる。後退させる
幅としては、熱酸化膜換算で３ｎｍ以上、ＣＶＤ膜で５
ｎｍ以上であり、上限は使用する世代の最小設計寸法の
半分程度である。このとき、開口部の底面において第２
記憶ノードコンタクトプラグＰ２が開口部内に凸に突き
出る形状となり、また、開口部の側壁面において第５層
間絶縁膜２５が開口部内に凸に突き出る形状となる。
ＮＨ4 Ｆなどのフッ酸系のウェットエッチング処理によ
り、第５層間絶縁膜２５（窒化シリコン）に対して、第
１記憶ノード形成用層２６および第４層間絶縁膜２４
（酸化シリコン）を選択的にエッチング除去し、開口部
の底面Ｈ’および側壁面Ｈ”を後退させる。後退させる
幅としては、熱酸化膜換算で３ｎｍ以上、ＣＶＤ膜で５
ｎｍ以上であり、上限は使用する世代の最小設計寸法の
半分程度である。このとき、開口部の底面において第２
記憶ノードコンタクトプラグＰ２が開口部内に凸に突き
出る形状となり、また、開口部の側壁面において第５層
間絶縁膜２５が開口部内に凸に突き出る形状となる。
【００７４】次に、図１２（ｕ）に示すように、例え
ば、ＣＶＤ法により記憶ノード電極の型となる開口部内
を被覆して全面にリンなどの導電性不純物を含有するポ
リシリコンあるいはアモルファスシリコンを堆積させ、
第２記憶ノードコンタクトプラグＰ２と接続する記憶ノ
ード電極用層３７を形成する。このとき、開口部の底面
において第２記憶ノードコンタクトプラグＰ２が開口部
内に凸に突き出る形状であるので、記憶ノード電極用層
３７と第２記憶ノードコンタクトプラグＰ２を第２記憶
ノードコンタクトプラグＰ２の上面および側面において
接続させることができ、確実に記憶ノード電極用層３７
と第２記憶ノードコンタクトプラグＰ２を接続すること
が可能となる。また、開口部の側壁面において第５層間
絶縁膜２５が開口部内に凸に突き出る形状であるので、
記憶ノード電極用層３７と第５層間絶縁膜２５とが第５
層間絶縁膜２５の上面および側面において接するように
形成することができる。次に、例えばＣＶＤ法により記
憶ノード電極用層３７の上層に、記憶ノード電極の型と
なる開口部内を埋め込んで酸化シリコンを堆積させ、第
２記憶ノード形成用層２７を形成する。
ば、ＣＶＤ法により記憶ノード電極の型となる開口部内
を被覆して全面にリンなどの導電性不純物を含有するポ
リシリコンあるいはアモルファスシリコンを堆積させ、
第２記憶ノードコンタクトプラグＰ２と接続する記憶ノ
ード電極用層３７を形成する。このとき、開口部の底面
において第２記憶ノードコンタクトプラグＰ２が開口部
内に凸に突き出る形状であるので、記憶ノード電極用層
３７と第２記憶ノードコンタクトプラグＰ２を第２記憶
ノードコンタクトプラグＰ２の上面および側面において
接続させることができ、確実に記憶ノード電極用層３７
と第２記憶ノードコンタクトプラグＰ２を接続すること
が可能となる。また、開口部の側壁面において第５層間
絶縁膜２５が開口部内に凸に突き出る形状であるので、
記憶ノード電極用層３７と第５層間絶縁膜２５とが第５
層間絶縁膜２５の上面および側面において接するように
形成することができる。次に、例えばＣＶＤ法により記
憶ノード電極用層３７の上層に、記憶ノード電極の型と
なる開口部内を埋め込んで酸化シリコンを堆積させ、第
２記憶ノード形成用層２７を形成する。
【００７５】次に、図１２（ｖ）に示すように、例えば
上方から第２記憶ノード形成用層２７と記憶ノード電極
用層３７を順次エッチバックする、あるいはＣＭＰ法に
より上方から研磨することにより、個々に分割された記
憶ノード電極３７ａおよび第２記憶ノード形成用層２７
ａとする。
上方から第２記憶ノード形成用層２７と記憶ノード電極
用層３７を順次エッチバックする、あるいはＣＭＰ法に
より上方から研磨することにより、個々に分割された記
憶ノード電極３７ａおよび第２記憶ノード形成用層２７
ａとする。
【００７６】次に、図１３（ｗ）に示すように、例えば
フッ酸系のウェットエッチングを施して、第１記憶ノー
ド形成用層２６および第２記憶ノード形成用層２７ａを
除去する。このとき、記憶ノード電極用層３７と第５層
間絶縁膜２５とが第５層間絶縁膜２５の上面および側面
において接するように形成されていたことから、記憶ノ
ード電極用層３７と第５層間絶縁膜２５とを間隙のない
ように接触させることができ、エッチング液が第４層間
絶縁膜２４に浸透したりすることがなく、第５層間絶縁
膜２５はエッチングストッパとして機能する。
フッ酸系のウェットエッチングを施して、第１記憶ノー
ド形成用層２６および第２記憶ノード形成用層２７ａを
除去する。このとき、記憶ノード電極用層３７と第５層
間絶縁膜２５とが第５層間絶縁膜２５の上面および側面
において接するように形成されていたことから、記憶ノ
ード電極用層３７と第５層間絶縁膜２５とを間隙のない
ように接触させることができ、エッチング液が第４層間
絶縁膜２４に浸透したりすることがなく、第５層間絶縁
膜２５はエッチングストッパとして機能する。
【００７７】次に、図１３（ｘ）に示すように、例えば
記憶ノード電極３７ａ表面の自然酸化膜をフッ酸系のウ
ェットエッチングにより除去した後、ＲＴＮ（Rapid Th
ermal Nitridation ）法および減圧ＣＶＤ法により窒化
シリコン層を形成し、さらに熱酸化処理により窒化シリ
コン層の表層に酸化シリコン層を形成することにより、
記憶ノード電極３７ａを被覆するＮＯ膜（窒化膜−酸化
膜の積層絶縁膜）からなるキャパシタ絶縁膜２８を形成
する。あるいは、キャパシタ絶縁膜としては、酸化タン
タルなどの材料を用いることも可能である。
記憶ノード電極３７ａ表面の自然酸化膜をフッ酸系のウ
ェットエッチングにより除去した後、ＲＴＮ（Rapid Th
ermal Nitridation ）法および減圧ＣＶＤ法により窒化
シリコン層を形成し、さらに熱酸化処理により窒化シリ
コン層の表層に酸化シリコン層を形成することにより、
記憶ノード電極３７ａを被覆するＮＯ膜（窒化膜−酸化
膜の積層絶縁膜）からなるキャパシタ絶縁膜２８を形成
する。あるいは、キャパシタ絶縁膜としては、酸化タン
タルなどの材料を用いることも可能である。
【００７８】次に例えばＣＶＤ法により、記憶ノード電
極３７ａと同じ導電型の導電性不純物を含有するポリシ
リコン（あるいはアモルファスシリコン）を堆積させて
プレート電極３８を形成し、図１に示す構造を有するキ
ャパシタを完成させる。以降の工程としては、キャパシ
タなどの被覆して全面に上層絶縁膜を形成し、必要に応
じて上層配線を形成するなどして、所望の半導体記憶装
置を製造することができる。
極３７ａと同じ導電型の導電性不純物を含有するポリシ
リコン（あるいはアモルファスシリコン）を堆積させて
プレート電極３８を形成し、図１に示す構造を有するキ
ャパシタを完成させる。以降の工程としては、キャパシ
タなどの被覆して全面に上層絶縁膜を形成し、必要に応
じて上層配線を形成するなどして、所望の半導体記憶装
置を製造することができる。
【００７９】上記の本実施形態の半導体記憶装置の製造
方法によれば、記憶ノードコンタクトプラグと記憶ノー
ド電極間の接続不良の防止や、ショートの原因ともなる
エッチングストッパの下層の絶縁膜の除去の防止などが
可能となる、品質の高い記憶ノード電極および記憶ノー
ドコンタクトプラグを有する半導体記憶装置を製造する
ことができる。例えば、図１４（ａ）の断面図および図
１４（ａ）中の領域Ｘの拡大図である図１４（ｂ）に示
すように、第１記憶ノード形成用層２６に形成された記
憶ノード電極の型となる開口部Ｈが図面上左側に距離Δ
分ずれて形成された場合においても、記憶ノード電極用
層３７と第５層間絶縁膜２５とを間隙のないように接触
させることができ、エッチング液が第４層間絶縁膜２４
に浸透したりすることがなく、安定に製造することが可
能である。
方法によれば、記憶ノードコンタクトプラグと記憶ノー
ド電極間の接続不良の防止や、ショートの原因ともなる
エッチングストッパの下層の絶縁膜の除去の防止などが
可能となる、品質の高い記憶ノード電極および記憶ノー
ドコンタクトプラグを有する半導体記憶装置を製造する
ことができる。例えば、図１４（ａ）の断面図および図
１４（ａ）中の領域Ｘの拡大図である図１４（ｂ）に示
すように、第１記憶ノード形成用層２６に形成された記
憶ノード電極の型となる開口部Ｈが図面上左側に距離Δ
分ずれて形成された場合においても、記憶ノード電極用
層３７と第５層間絶縁膜２５とを間隙のないように接触
させることができ、エッチング液が第４層間絶縁膜２４
に浸透したりすることがなく、安定に製造することが可
能である。
【００８０】上記の本実施形態の半導体記憶装置の製造
方法においては、エッチングストッパ膜としての第５層
間絶縁膜（窒化シリコン膜）の薄膜化が可能であり、層
間絶縁膜の総計の膜厚を薄膜化できる。エッチングスト
ッパ膜の薄膜化により、絶縁膜の低ストレス化が実現で
き、結晶欠陥の少ない、例えばリテンション特性の少な
いＤＲＡＭが製造できる。また、メモリセル周辺部のコ
ンタクトのアスペクト比が下がり、微細化が容易とな
り、ＤＲＡＭとロジック回路の混載に適している。ま
た、記憶ノード電極が、リソグラフィーの解像度以上の
大きさとすることが可能でありことから、大きな蓄積容
量Ｃｓを確保でき、キャパシタの高さを低くしてキャパ
シタに起因する段差を低減することができる。この結
果、絶縁膜の膜厚の薄膜化がさらに可能で、メモリセル
周辺部のコンタクトのアスペクト比がさらに下がり、微
細化がさらに容易となり、ＤＲＡＭとロジック回路の混
載にさらに適する。
方法においては、エッチングストッパ膜としての第５層
間絶縁膜（窒化シリコン膜）の薄膜化が可能であり、層
間絶縁膜の総計の膜厚を薄膜化できる。エッチングスト
ッパ膜の薄膜化により、絶縁膜の低ストレス化が実現で
き、結晶欠陥の少ない、例えばリテンション特性の少な
いＤＲＡＭが製造できる。また、メモリセル周辺部のコ
ンタクトのアスペクト比が下がり、微細化が容易とな
り、ＤＲＡＭとロジック回路の混載に適している。ま
た、記憶ノード電極が、リソグラフィーの解像度以上の
大きさとすることが可能でありことから、大きな蓄積容
量Ｃｓを確保でき、キャパシタの高さを低くしてキャパ
シタに起因する段差を低減することができる。この結
果、絶縁膜の膜厚の薄膜化がさらに可能で、メモリセル
周辺部のコンタクトのアスペクト比がさらに下がり、微
細化がさらに容易となり、ＤＲＡＭとロジック回路の混
載にさらに適する。
【００８１】本発明の半導体記憶装置の製造方法は、メ
モリキャパシタを有するＤＲＡＭやＶＲＡＭなど、キャ
パシタ（記憶ノード）を有する半導体記憶装置であれば
適用可能である。
モリキャパシタを有するＤＲＡＭやＶＲＡＭなど、キャ
パシタ（記憶ノード）を有する半導体記憶装置であれば
適用可能である。
【００８２】本発明の半導体記憶装置の製造方法は、上
記の実施の形態に限定されない。例えば、記憶ノード電
極としては、アモルファスシリコンあるいはポリシリコ
ンなどを用いることができる。キャパシタの形状として
は、シリンダ型の他、スタック型やフィン型など種々の
形状に適用することができる。また、トランジスタ部分
の構造および製造方法などは特に限定されず、ポリサイ
ドなどのゲート電極、ＬＤＤ構造のソース・ドレイン拡
散層など、様々な構造をとることが可能である。さら
に、ロジックＬＳＩやその他の半導体素子あるいは装置
との混載も可能である。その他、本発明の要旨を逸脱し
ない範囲で種々の変更が可能である。
記の実施の形態に限定されない。例えば、記憶ノード電
極としては、アモルファスシリコンあるいはポリシリコ
ンなどを用いることができる。キャパシタの形状として
は、シリンダ型の他、スタック型やフィン型など種々の
形状に適用することができる。また、トランジスタ部分
の構造および製造方法などは特に限定されず、ポリサイ
ドなどのゲート電極、ＬＤＤ構造のソース・ドレイン拡
散層など、様々な構造をとることが可能である。さら
に、ロジックＬＳＩやその他の半導体素子あるいは装置
との混載も可能である。その他、本発明の要旨を逸脱し
ない範囲で種々の変更が可能である。
【００８３】
【発明の効果】本発明の半導体記憶装置は、記憶ノード
コンタクトプラグと記憶ノード電極間の接続不良の防止
や、ショートの原因ともなるエッチングストッパの下層
の絶縁膜の除去の防止などが可能となる、品質の高い記
憶ノード電極および記憶ノードコンタクトプラグを有す
る半導体記憶装置である。
コンタクトプラグと記憶ノード電極間の接続不良の防止
や、ショートの原因ともなるエッチングストッパの下層
の絶縁膜の除去の防止などが可能となる、品質の高い記
憶ノード電極および記憶ノードコンタクトプラグを有す
る半導体記憶装置である。
【００８４】また、本発明の半導体記憶装置の製造方法
によれば、上記の本発明の半導体記憶装置を容易に製造
可能であり、記憶ノードコンタクトプラグと記憶ノード
電極間の接続不良の防止や、ショートの原因ともなるエ
ッチングストッパの下層の絶縁膜の除去の防止などが可
能となる、品質の高い記憶ノード電極および記憶ノード
コンタクトプラグを有する半導体記憶装置を製造するこ
とができる。
によれば、上記の本発明の半導体記憶装置を容易に製造
可能であり、記憶ノードコンタクトプラグと記憶ノード
電極間の接続不良の防止や、ショートの原因ともなるエ
ッチングストッパの下層の絶縁膜の除去の防止などが可
能となる、品質の高い記憶ノード電極および記憶ノード
コンタクトプラグを有する半導体記憶装置を製造するこ
とができる。
【図１】図１（ａ）は実施形態に係る半導体記憶装置の
断面図であり、図１（ｂ）は図１（ａ）中の領域Ｘの拡
大図である。
断面図であり、図１（ｂ）は図１（ａ）中の領域Ｘの拡
大図である。
【図２】図２は実施形態に係る半導体記憶装置の製造方
法の製造工程を示す断面図であり、（ａ）は素子分離絶
縁膜の形成工程まで、（ｂ）はトランジスタの形成工程
までを示す。
法の製造工程を示す断面図であり、（ａ）は素子分離絶
縁膜の形成工程まで、（ｂ）はトランジスタの形成工程
までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、
（ｃ）は第１マスク層の形成工程まで、（ｄ）は記憶ノ
ードコンタクトホール用凹部の形成工程までを示す。
（ｃ）は第１マスク層の形成工程まで、（ｄ）は記憶ノ
ードコンタクトホール用凹部の形成工程までを示す。
【図４】図４は図３の続きの工程を示す断面図であり、
（ｅ）は第１サイドウォールマスク用層の形成工程ま
で、（ｆ）は第１サイドウォールマスク層の形成工程ま
でを示す。
（ｅ）は第１サイドウォールマスク用層の形成工程ま
で、（ｆ）は第１サイドウォールマスク層の形成工程ま
でを示す。
【図５】図５は図４の続きの工程を示す断面図であり、
（ｇ）は第１記憶ノードコンタクトホールの開口工程ま
で、（ｈ）は第１記憶ノードコンタクトプラグ用層の形
成工程までを示す。
（ｇ）は第１記憶ノードコンタクトホールの開口工程ま
で、（ｈ）は第１記憶ノードコンタクトプラグ用層の形
成工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、
（ｉ）は第２層間絶縁膜の形成工程まで、（ｊ）はビッ
ト線の形成工程までを示す。
（ｉ）は第２層間絶縁膜の形成工程まで、（ｊ）はビッ
ト線の形成工程までを示す。
【図７】図７は図６の続きの工程を示す断面図であり、
（ｋ）は第４層間絶縁膜の形成工程まで、（ｌ）は第２
マスク層の形成工程までを示す。
（ｋ）は第４層間絶縁膜の形成工程まで、（ｌ）は第２
マスク層の形成工程までを示す。
【図８】図８は図７の続きの工程を示す断面図であり、
（ｍ）は第２サイドウォールマスク用層の形成工程ま
で、（ｎ）は第２サイドウォールマスク層の形成工程ま
でを示す。
（ｍ）は第２サイドウォールマスク用層の形成工程ま
で、（ｎ）は第２サイドウォールマスク層の形成工程ま
でを示す。
【図９】図９は図８の続きの工程を示す断面図であり、
（ｏ）は第２記憶ノードコンタクトホールの開口工程ま
で、（ｐ）は第２記憶ノードコンタクトプラグ用層の形
成工程までを示す。
（ｏ）は第２記憶ノードコンタクトホールの開口工程ま
で、（ｐ）は第２記憶ノードコンタクトプラグ用層の形
成工程までを示す。
【図１０】図１０は図９の続きの工程を示す断面図であ
り、（ｑ）は第２記憶ノードコンタクトプラグの形成工
程まで、（ｒ）は第１記憶ノード形成用層の形成工程ま
でを示す。
り、（ｑ）は第２記憶ノードコンタクトプラグの形成工
程まで、（ｒ）は第１記憶ノード形成用層の形成工程ま
でを示す。
【図１１】図１１は図１０の続きの工程を示す断面図で
あり、（ｓ）は記憶ノード電極の型となる開口部の形成
工程まで、（ｔ）は記憶ノード電極の型となる開口部の
底面および側壁面を後退させる工程までを示す。
あり、（ｓ）は記憶ノード電極の型となる開口部の形成
工程まで、（ｔ）は記憶ノード電極の型となる開口部の
底面および側壁面を後退させる工程までを示す。
【図１２】図１２は図１１の続きの工程を示す断面図で
あり、（ｕ）は第２記憶ノード形成用層の形成工程ま
で、（ｖ）は記憶ノード電極の分割工程までを示す。
あり、（ｕ）は第２記憶ノード形成用層の形成工程ま
で、（ｖ）は記憶ノード電極の分割工程までを示す。
【図１３】図１３は図１２の続きの工程を示す断面図で
あり、（ｗ）は第１および第２記憶ノード形成用層の除
去工程まで、（ｘ）はキャパシタ絶縁膜の形成工程まで
を示す。
あり、（ｗ）は第１および第２記憶ノード形成用層の除
去工程まで、（ｘ）はキャパシタ絶縁膜の形成工程まで
を示す。
【図１４】図１４（ａ）は実施形態において、記憶ノー
ド電極の形成パターンがずれた場合の断面図であり、図
１４（ｂ）は図１４（ａ）中の領域Ｘの拡大図である。
ド電極の形成パターンがずれた場合の断面図であり、図
１４（ｂ）は図１４（ａ）中の領域Ｘの拡大図である。
【図１５】図１５（ａ）は従来例に係る半導体記憶装置
の断面図であり、図１５（ｂ）は図１５（ａ）中の領域
Ｘの拡大図である。
の断面図であり、図１５（ｂ）は図１５（ａ）中の領域
Ｘの拡大図である。
【図１６】図１６は従来例に係る半導体記憶装置の製造
方法の製造工程を示す断面図であり、（ａ）は第５層間
絶縁膜の形成工程まで、（ｂ）はマスク層の形成工程ま
でを示す。
方法の製造工程を示す断面図であり、（ａ）は第５層間
絶縁膜の形成工程まで、（ｂ）はマスク層の形成工程ま
でを示す。
【図１７】図１７は図１６の続きの工程を示す断面図で
あり、（ｃ）はサイドウォールマスク用層の形成工程ま
で、（ｄ）はサイドウォールマスク層の形成工程までを
示す。
あり、（ｃ）はサイドウォールマスク用層の形成工程ま
で、（ｄ）はサイドウォールマスク層の形成工程までを
示す。
【図１８】図１８は図１７の続きの工程を示す断面図で
あり、（ｅ）は第２記憶ノードコンタクトホールの開口
工程まで、（ｆ）は第２記憶ノードコンタクトプラグ用
層の形成工程までを示す。
あり、（ｅ）は第２記憶ノードコンタクトホールの開口
工程まで、（ｆ）は第２記憶ノードコンタクトプラグ用
層の形成工程までを示す。
【図１９】図１９は図１８の続きの工程を示す断面図で
あり、（ｇ）は第２記憶ノードコンタクトプラグの形成
工程まで、（ｈ）は第１記憶ノード形成用層の形成工程
までを示す。
あり、（ｇ）は第２記憶ノードコンタクトプラグの形成
工程まで、（ｈ）は第１記憶ノード形成用層の形成工程
までを示す。
【図２０】図２０は図１９の続きの工程を示す断面図で
あり、（ｉ）は記憶ノード電極の型となる開口部の形成
工程まで、（ｊ）は第２記憶ノード形成用層の形成工程
までを示す。
あり、（ｉ）は記憶ノード電極の型となる開口部の形成
工程まで、（ｊ）は第２記憶ノード形成用層の形成工程
までを示す。
【図２１】図２１は図２０の続きの工程を示す断面図で
あり、（ｋ）は第１および第２記憶ノード形成用層の除
去工程まで、（ｌ）はキャパシタ絶縁膜の形成工程まで
を示す。
あり、（ｋ）は第１および第２記憶ノード形成用層の除
去工程まで、（ｌ）はキャパシタ絶縁膜の形成工程まで
を示す。
【図２２】図２２は従来例の問題点を説明するための断
面図である。
面図である。
【図２３】図２３（ａ）は従来例において、記憶ノード
電極の形成パターンがずれた場合の問題点を説明するた
めの断面図であり、図２３（ｂ）は図２３（ａ）中の領
域Ｘの拡大図である。
電極の形成パターンがずれた場合の問題点を説明するた
めの断面図であり、図２３（ｂ）は図２３（ａ）中の領
域Ｘの拡大図である。
【図２４】図２４（ａ）は従来例において、記憶ノード
電極の形成パターンがずれた場合の問題点を説明するた
めの断面図であり、図２４（ｂ）は図２４（ａ）中の領
域Ｘの拡大図である。
電極の形成パターンがずれた場合の問題点を説明するた
めの断面図であり、図２４（ｂ）は図２４（ａ）中の領
域Ｘの拡大図である。
１０…半導体基板、１１…ソース・ドレイン拡散層、２
０…素子分離絶縁膜、２１…第１層間絶縁膜、２２…第
２層間絶縁膜、２３…第３層間絶縁膜、２４…第４層間
絶縁膜、２５…第５層間絶縁膜、２６…第１記憶ノード
形成用層、２７…第２記憶ノード形成用層、２８…キャ
パシタ絶縁膜、３０，３０ａ…第１マスク層、３１…第
１サイドウォールマスク用層、３１ａ…第１サイドウォ
ールマスク層、３２…第１記憶ノードコンタクトプラグ
用層、３３…ビット線、３４，３４ａ…第２マスク層、
３５…第２サイドウォールマスク用層、３５ａ…第２サ
イドウォールマスク層、３６…第２記憶ノードコンタク
トプラグ用層、３７…記憶ノード電極用層、３７ａ…記
憶ノード電極、３８…プレート電極、Ｐ１…第１記憶ノ
ードコンタクトプラグ、Ｐ２…第２記憶ノードコンタク
トプラグ、ＣＨ１…第１記憶ノードコンタクトホール、
ＣＨ２…第２記憶ノードコンタクトホール、Ｈ…開口
部、Ｃ…記憶ノードコンタクトホール用凹部、Ｅ…エッ
チング液、Ｆ…接続不良。
０…素子分離絶縁膜、２１…第１層間絶縁膜、２２…第
２層間絶縁膜、２３…第３層間絶縁膜、２４…第４層間
絶縁膜、２５…第５層間絶縁膜、２６…第１記憶ノード
形成用層、２７…第２記憶ノード形成用層、２８…キャ
パシタ絶縁膜、３０，３０ａ…第１マスク層、３１…第
１サイドウォールマスク用層、３１ａ…第１サイドウォ
ールマスク層、３２…第１記憶ノードコンタクトプラグ
用層、３３…ビット線、３４，３４ａ…第２マスク層、
３５…第２サイドウォールマスク用層、３５ａ…第２サ
イドウォールマスク層、３６…第２記憶ノードコンタク
トプラグ用層、３７…記憶ノード電極用層、３７ａ…記
憶ノード電極、３８…プレート電極、Ｐ１…第１記憶ノ
ードコンタクトプラグ、Ｐ２…第２記憶ノードコンタク
トプラグ、ＣＨ１…第１記憶ノードコンタクトホール、
ＣＨ２…第２記憶ノードコンタクトホール、Ｈ…開口
部、Ｃ…記憶ノードコンタクトホール用凹部、Ｅ…エッ
チング液、Ｆ…接続不良。
Claims (15)
- 【請求項１】記憶ノード電極を持つメモリキャパシタと
トランジスタを有するメモリセルが複数個配置された半
導体記憶装置であって、 基板と、 前記基板に形成されたトランジスタと、 前記トランジスタを被覆して前記基板上に形成された第
１絶縁膜と、 前記第１絶縁膜に形成され、前記トランジスタのソース
・ドレイン領域に達する記憶ノードコンタクトホール
と、 前記記憶ノードコンタクトホールに埋め込まれた記憶ノ
ードコンタクトプラグと、 前記記憶ノードコンタクトプラグに接続して形成された
記憶ノード電極と、 前記記憶ノード電極の間隙部における前記第１絶縁膜の
上層に形成された第２絶縁膜と、 前記記憶ノード電極の上層に形成されたキャパシタ絶縁
膜と、 前記キャパシタ絶縁膜の上層に形成されたプレート電極
とを有し、 前記記憶ノード電極と前記記憶ノードコンタクトプラグ
が、少なくとも前記記憶ノードコンタクトプラグの上面
および側面の一部において接続して形成されている半導
体記憶装置。 - 【請求項２】前記記憶ノード電極と前記第２絶縁膜が、
少なくとも前記第２絶縁膜の上面および側面の一部にお
いて接して形成されている請求項１記載の半導体記憶装
置。 - 【請求項３】前記トランジスタの上層に絶縁膜を介して
ビット線が形成されており、 前記トランジスタおよび前記ビット線を前記第１絶縁膜
が被覆している請求項１記載の半導体記憶装置。 - 【請求項４】前記記憶ノード電極が、シリンダ型である
請求項１記載の半導体記憶装置。 - 【請求項５】記憶ノード電極を持つメモリキャパシタと
トランジスタを有するメモリセルが複数個配置された半
導体記憶装置であって、 基板と、 前記基板に形成されたトランジスタと、 前記トランジスタを被覆して前記基板上に形成された第
１絶縁膜と、 前記第１絶縁膜に形成され、前記トランジスタのソース
・ドレイン領域に達する記憶ノードコンタクトホール
と、 前記記憶ノードコンタクトホールに埋め込まれた記憶ノ
ードコンタクトプラグと、 前記記憶ノードコンタクトプラグに接続して形成された
記憶ノード電極と、 前記記憶ノード電極の間隙部における前記第１絶縁膜の
上層に形成された第２絶縁膜と、 前記記憶ノード電極の上層に形成されたキャパシタ絶縁
膜と、 前記キャパシタ絶縁膜の上層に形成されたプレート電極
とを有し、 前記記憶ノード電極と前記第２絶縁膜が、少なくとも前
記第２絶縁膜の上面および側面の一部において接して形
成されている半導体記憶装置。 - 【請求項６】前記トランジスタの上層に絶縁膜を介して
ビット線が形成されており、 前記トランジスタおよび前記ビット線を前記第１絶縁膜
が被覆している請求項５記載の半導体記憶装置。 - 【請求項７】前記記憶ノード電極が、シリンダ型である
請求項５記載の半導体記憶装置。 - 【請求項８】記憶ノード電極を持つメモリキャパシタと
トランジスタを有するメモリセルが複数個配置された半
導体記憶装置の製造方法であって、 基板にトランジスタを形成する工程と、 前記トランジスタを被覆して第１絶縁膜を形成する工程
と、 前記第１絶縁膜に、前記トランジスタのソース・ドレイ
ン領域に達する記憶ノードコンタクトホールを開口する
工程と、 前記記憶ノードコンタクトホール内を導電体で埋め込ん
で記憶ノードコンタクトプラグを形成する工程と、 前記第１絶縁膜の上層に前記第１絶縁膜とエッチング選
択比の異なる第２絶縁膜を形成する工程と、 前記第２絶縁膜の上層に前記第２絶縁膜とエッチング選
択比の異なる第３絶縁膜を形成する工程と、 前記第２絶縁膜および前記第３絶縁膜に、記憶ノード電
極を形成するための型となり、前記記憶ノードコンタク
トプラグの少なくとも上面を露出させる開口部を開口す
る工程と、 前記第２絶縁膜に対して前記第１絶縁膜および前記第３
絶縁膜を選択的に除去するエッチングにより、前記開口
部の底面および側壁面を後退させる工程と、 前記開口部を型として、前記第２絶縁膜と接触させなが
ら、前記記憶ノードコンタクトプラグに接続して記憶ノ
ード電極を形成する工程と、 前記第２絶縁膜をエッチングストッパとして前記第３絶
縁膜を除去する工程と、 前記記憶ノード電極の上層にキャパシタ絶縁膜を形成す
る工程と、 前記キャパシタ絶縁膜の上層にプレート電極を形成する
工程とを有する半導体記憶装置の製造方法。 - 【請求項９】前記開口部の底面および側壁面を後退させ
る工程においては、 前記底面において前記記憶ノードコンタクトプラグが前
記開口部内に凸に突き出るように前記底面を後退させる
請求項８記載の半導体記憶装置の製造方法。 - 【請求項１０】前記開口部の底面および側壁面を後退さ
せる工程においては、 前記側壁面において前記第２絶縁膜が前記開口部内に凸
に突き出るように前記側壁面を後退させる請求項８記載
の半導体記憶装置の製造方法。 - 【請求項１１】前記開口部の底面および側壁面を後退さ
せる工程においては、 等方性エッチングにより前記第２絶縁膜に対して前記第
１絶縁膜および前記第３絶縁膜を選択的に除去する請求
項８記載の半導体記憶装置の製造方法。 - 【請求項１２】前記記憶ノードコンタクトプラグを形成
する工程においては、 前記記憶ノードコンタクトプラグの上面の高さが前記第
１絶縁膜の表面の高さと一致するように前記記憶ノード
コンタクトプラグを形成する請求項８記載の半導体記憶
装置の製造方法。 - 【請求項１３】前記記憶ノードコンタクトプラグを形成
する工程が、 前記記憶ノードコンタクトホールの内部を埋め込んで全
面に導電体を形成する工程と、 前記記憶ノードコンタクトホールの外部に形成された前
記導電体を研磨処理により除去する工程とを含む請求項
８記載の半導体記憶装置の製造方法。 - 【請求項１４】前記記憶ノード電極を形成する工程が、 前記開口部を型として、前記第２絶縁膜と接触させなが
ら、前記記憶ノードコンタクトプラグに接続して記憶ノ
ード電極用層を形成する工程と、 前記記憶ノード電極用層の上層に第４絶縁膜を形成する
工程と、 前記第４絶縁膜の上面から研磨して前記記憶ノード電極
用層を個々の記憶ノード電極に分割する工程とを含み、 前記第２絶縁膜をエッチングストッパとして前記第３絶
縁膜を除去する工程においては、同時に前記第４絶縁膜
を除去する請求項８記載の半導体記憶装置の製造方法。 - 【請求項１５】前記第１絶縁膜および前記第３絶縁膜を
酸化シリコンにより形成し、 前記第２絶縁膜を窒化シリコンにより形成する請求項８
記載の半導体記憶装置の製造方法。
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| JP33279098A JP4406945B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置の製造方法 |
| US09/447,558 US6501119B1 (en) | 1998-11-24 | 1999-11-23 | Semiconductor memory device and method of producing same |
| TW088120446A TW463368B (en) | 1998-11-24 | 1999-11-23 | Semiconductor memory device and method of producing same |
| KR1019990052048A KR100627182B1 (ko) | 1998-11-24 | 1999-11-23 | 반도체 기억 장치 및 그 제조 방법 |
| US10/289,411 US6642101B2 (en) | 1998-11-24 | 2002-11-07 | Semiconductor memory device and method of producing same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33279098A JP4406945B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置の製造方法 |
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|---|---|
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ID=18258845
Family Applications (1)
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|---|---|---|---|
| JP33279098A Expired - Fee Related JP4406945B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291846A (ja) * | 2000-04-10 | 2001-10-19 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| US6611010B2 (en) | 1999-12-03 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR20040045765A (ko) * | 2002-11-25 | 2004-06-02 | 삼성전자주식회사 | 스토리지 노드를 갖는 디램 셀 형성방법 |
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| KR100699812B1 (ko) * | 2000-08-25 | 2007-03-27 | 삼성전자주식회사 | 반도체 장치의 캐패시터 제조방법 |
| JP2013089712A (ja) * | 2011-10-17 | 2013-05-13 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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|---|---|---|---|---|
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| KR100576825B1 (ko) * | 2003-12-02 | 2006-05-10 | 삼성전자주식회사 | 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들 |
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| JP2013149686A (ja) * | 2012-01-17 | 2013-08-01 | Elpida Memory Inc | 半導体装置 |
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-
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