KR20000035618A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

콘택트 플러그와 기억 노드 전극 간의 접속 불량의 방지 등 품질이 높은 기억 노드 전극을 가지는 반도체 기억 장치 및 그 제조 방법을 제공한다. 기판 상에 형성된 제1 절연막과, 제1 절연막에 형성된 기억 노드 콘택트 홀과, 기억 노드 콘택트 홀에 매입(埋入)된 기억 노드 콘택트 플러그와, 기억 노드 콘택트 플러그에 접속하여 형성된 기억 노드 전극과, 및 기억 노드 전극의 간극부에서의 제1 절연막의 상층에 형성된 제2 절연막을 가지고, 최소한 기억 노드 콘택트 플러그의 상면 및 측면의 일부에서 기억 노드 전극과 기억 노드 콘택트 플러그가 접속되는 구성, 또는 기억 노드 전극과 제2 층간 절연막이 최소한 제2 절연막의 상면 및 측면의 일부에서 접하는 구성으로 한다.

Description

반도체 기억 장치 및 그 제조 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD OF PRODUCING SAME}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것이며, 특히 DRAM(Dynamic Access Memory) 등의 기억 노드 전극을 가지는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근의 VLSI(very large scale integrated circuits) 등의 반도체 장치 등에 있어서는, 3년 동안에 70%의 축소화를 실현하여, 고집접화 및 고성능화를 달성했다. 예를 들면, DRAM은 스위치용의 메탈-산화물-반도체 적층체를 가지는 전계 효과형 트랜지스터(MOSFET)와 메모리 커패시터를 가지는 메모리 셀 구조를 가지고 있으며, 반도체 디바이스에서의 프로세스 드라이버로서, 학회 레벨에 있어서는 1Gb의 기억 용량을 가지는 DRAM의 발표도 행해지고 있는 등, 최근에 점점 미세화, 축소화되고, 대용량화, 고집적화가 진행되고 있다. 그 미세화에 따라 메모리 셀 면적은 축소화도어, 메모리 커패시터의 점유 면적도 축소화되고 있다.
그러나, 동작 마진을 확보하고, 알파선에 의한 소프트 에러(soft error) 내성(耐性)을 확보하여 기억된 데이터의 신뢰성을 높이기 위해, 메모리 커패시터의 축적 용량 Cs는 DRAM 세대에 상관없이 1비트 당 20∼30fF로 일정치로 유지되고 있다.
따라서, 메모리 커패시터는 미세화됨에 따라 그 점유 면적을 축소화하고 있음에도 불구하고, 그 축적 용량 Cs는 필요량을 확보할 필요가 있어, 이를 위한 여러 가지의 연구가 이루어지고 있다.
예를 들면, 커패시터 절연막의 막 두께를 얇게 함으로써 축적 용량을 증가시키는 방법 외에, 커패시터 절연막으로서 질화 실리콘막과 산화 실리콘막의 복합막인 ON막(또는 ONO막)에 대신하여, 비(比)유전률이 높은 산화 탄탈(Ta2O5), BST 또는 STO 등을 사용하여, 커패시터 절연막의 구성 재료를 개량함으로써, 커패시터의 축적 용량을 증가시키는 등의 방법이 개발되고 있다.
한편, 커패시터의 전극 구조도 연구가 가해지고 있으며, 여러 가지의 구조를 가지는 것이 개발되고 있다. 메모리 커패시터는 기억 노드 전극(커패시터의 트랜지스터에 접속되어 있는 전극)과 플레이트 전극(커패시터의 접지되어 있는 전극)과 그 사이의 커패시터 절연막을 가지고 있으며, 기억 노드 전극과 플레이트 전극의 표면 면적을 증가시킴으로써 커패시터의 축적 용량을 증가시킬 수 있다.
종래에는 평면적인 구조를 가지는 플레이너(planer)형이 사용되고 있었지만, 현재는 기억 노드 전극을 입체화하여 복잡한 형상으로 하고, 기억 노드 전극의 측벽면 등을 이용하여, 커패시터의 점유 면적은 증가시키지 않고 기억 노드 전극의 표면 면적을 증가시켜 축적 용량을 증가시키는 것이 일반적으로 되어 있다. 입체화된 기억 노드 전극으로서, 예를 들면, 스택(stack)형 및 트렌치(trench)형 등이 있다.
트렌치형은 기판에 대하여 깊이 방향으로 기억 노드 전극을 형성한 것으로, 기판을 파는 데 따른 폐해를 검토할 필요가 있다. 한편 스택형은 COB(capacitor over bitline)와 CUB(capacitor under bitline)라고 하는 2개 타입으로 분류할 수 있고, 그 중에서도 COB 스택형의 경우, 비트선보다도 나중에 커패시터(기억 노드 전극)를 형성하기 때문에, 셀 영역 상에 미세 가공으로 결정되는 최대의 커패시터(기억 노드 공간)를 형성할 수 있는 이점이 있다.
상기와 같은 COB 스택형에는, 페디스털 스택(Pedestal Stack)형, 핀(Fin)형, 실린더(Cylinder)형(크라운(Crown)형) 등 여러 가지의 타입이 개발되고 있다. 실린더형에는, 원통 부분이 1중 구조의 타입 외에, 2중 구조의 타입도 개발되고 있다. 또, 동일하게 표면 면적을 늘리는 목적으로 기억 노드 전극을 조면화(粗面化) 하는 방법이나, 폴리실리콘 전극의 형성 온도를 제어하여 표면에 반원구(半圓球)의 요철(凹凸)을 형성하는 방법도 개발되고 있다.
그 중에서도, 실린더형 기억 노드 전극은 전극의 주위 길이를 유효하게 표면 면적으로서 사용할 수 있기 때문에, 그 점유 면적의 축소화 중에서도, 축적 용량을 확보하기 쉬워, 반도체 기억 장치의 미세화, 고집적화 및 축소화에 가장 적합한 전극 구조의 하나이다. 실린더형 기억 노드 전극을 형성하는 방법으로서는, 예를 들면 철(凸)형 산화막의 측벽부에 사이드 월형의 전극을 형성하는 방법과, 요(凹)형 산화막의 내벽에 전극 재료를 형성하는 방법으로 대별된다. 일반적으로는, 후자 쪽이 리소그래피의 노광 마진 및 초점 심도(深度)에 대한 여유를 크게 취할 수 있으므로, 미세화에 대하여 더욱 유리하다.
그러나, 종래 기술의 실린더형 기억 노드 전극의 형성 방법은 기억 노드 콘택트 플러그의 상면 노출 곤란 및 기억 노드 콘택트 플러그와 기억 노드 전극 간의 접속 불량 등 여러가지의 문제가 있다. 접속 불량까지 이르지 않는 경우라도, 층간 절연막의 부주의한 에칭, 및 최악의 경우에는 비트선과 기억 노드의 쇼트가 발생한다. 첨부한 도면을 참조하여, 종래 기술의 제조 방법에 따라 상세를 후술한다.
그러나, 상기 종래 방법에서는, (제2) 기억 노드 콘택트 플러그의 형성 공정에 있어서, RIE 등의 에칭에 의해 에치 백 시에, 플러그 로스(plug loss)가 커지는 경우가 있다. 플러그 로스가 큰 경우에는, 기억 노드 형성용 층의 패턴 가공 공정에서 기억 노드 콘택트 플러그의 상면을 노출시키는 것이 곤란하게 되어, 도 6에 나타낸 바와 같이, 기억 노드 콘택트 플러그(P2)와 기억 노드 전극(37a)과의 접속 불량(F)이 발생한다.
또, 상기 접속 불량(F)까지 이르지 않은 경우라도, 다음의 문제가 발생하는 경우가 있다. 도 7a는 상기 반도체 기억 장치의 제조 방법에 있어서, 기억 노드 전극용 층(37)을 형성하는 공정까지를 나타낸 단면도이고, 도 7b는 도 7a 중의 영역 X에서의 확대도이다. 여기에서, 제1 기억 노드 형성용 층(26)에 형성된 기억 노드 전극의 형이 되는 개구부(H)의 한쪽 단부(端部)가, 기억 노드 콘택트 플러그(P2)의 상부에 위치하는 정도에, 개구부(H)가 도면 상 좌측에 거리 △만큼 어긋나 형성된 경우를 나타내고 있다.
상기와 같이, 개구부(H)의 한쪽 단부가, 기억 노드 콘택트 플러그(P2)의 상부에 위치하는 경우, 도 8a 및 동 도면 중에 영역 X의 확대도인 도 8b에 나타낸 바와 같이, 예를 들면 불산계의 웨트 에칭을 실시하여, 제1 기억 노드 형성용 층(26)을 제거할 때에, 기억 노드 콘택트 플러그(P2)와 제5 층간 절연막(25)(에칭 스토퍼)의 간극부로부터 에칭액(E)이 침투하여, 제5 층간 절연막(25) 하층의 제4 층간 절연막(24) 등이 에칭 제거되어 버려, 최악의 경우에는 비트선과 기억 노드의 쇼트가 발생한다.
상기 문제를 회피하기 위해, 제5 층간 절연막(에칭 스토퍼)을 두껍게하여, 기억 노드 콘택트 플러그의 상면이 제5 층간 절연막의 하면을 하회(下回)하지 않도록 하는 방법이 고려되지만, 이 경우, 층간 절연막 전체의 막 두께가 두껍게 되어 버리고, 또 기억 노드 콘택트 플러그를 노출시키는 개구가 불충분하게 되기 쉬워, 상기 기억 노드 콘택트 플러그와 기억 노드 전극 간의 접속 불량을 발생하기 쉽게 하는 등의 문제점이 있었다.
본 발명은 상기 문제를 감안하여 이루어진 것이며, 따라서 본 발명의 목적은 DRAM 등 메모리 커패시터를 가지는 반도체 기억 장치에 있어서, 기억 노드 콘택트 플러그와 기억 노드 전극 간의 접속 불량의 방지나 쇼트의 원인으로도 되는 에칭 스토퍼의 하층 절연막의 제거 방지 등이 가능하게 되는, 품질이 높은 기억 노드 전극 및 기억 노드 콘택트 플러그를 가지는 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
도 1a는 본 발명의 실시 형태에 관한 반도체 기억 장치의 단면도이며, 도 1b는 도 1a 중의 영역 X의 확대도.
도 2a 및 2x는 본 발명의 실시 형태에 관한 반도체 기억 장치 제조 방법의 제조 공정을 나타낸 단면도로서,
도 2a는 소자 분리 절연막의 형성 공정까지를 나타냄.
도 2b는 트랜지스터의 형성 공정까지를 나타냄.
도 2c는는 제1 마스크층의 형성 공정까지를 나타냄.
도 2d는 기억 노드 콘택트 홀용 요부(凹部)의 형성까지를 나타냄.
도 2e는 는 제1 사이드 월 마스크용 층의 형성 공정까지를 나타냄.
도 2f는 제1 사이드 월 마스크층의 형성 공정까지를 나타냄.
도 2g는 제1 기억 노드 콘택트 홀의 개구 공정까지를 나타냄.
도 2h는 제1 기억 노드 콘택트 플러그용 층의 형성 공정까지를 나타냄.
도 2i는 제2 층간 절연막의 형성 공정까지를 나타냄.
도 2j는 비트선의 형성 공정까지를 나타냄.
도 2k는 제4 층간 절연막의 형성 공정까지를 나타냄.
도 2l은 제2 마스크층의 형성 공정까지를 나타냄.
도 2m은 제2 사이드 월 마스크용층의 형성 공정까지를 나타냄.
도 2n은 제2 사이드 월 마스크층의 형성 공정까지를 나타냄.
도 2o는 제2 기억 노드 콘택트 홀의 개구 공정까지를 나타냄.
도 2p는 제2 기억 노드 콘택트 플러그용 층의 형성 공정까지를 나타냄.
도 2q는 제2 기억 노드 콘택트 플러그의 형성 공정까지를 나타냄.
도 2r은 제1 기억 노드 형성용 층의 형성 공정까지를 나타냄.
도 2s는 기억 노드 전극의 형이 되는 개구부의 형성 공정까지를 나타냄.
도 2t는 기억 노드 전극의 형이 되는 개구부의 바닥면 및 측벽면을 후퇴시키는 공정까지를 나타냄.
도 2u는 제2 기억 노드 형성용 층의 형성 공정까지를 나타냄.
도 2v는 기억 노드 전극의 분할 공정까지를 나타냄.
도 2w는 제1 및 제2 기억 노드 형성용 층의 제거 공정까지를 나타냄.
도 2x는 커패시터 절연막의 형성 공정까지를 나타냄.
도 3a는 기억 노드 전극의 형성 패턴이 어긋난 경우의 단면도.
도 3b는 도 3a 중의 영역 X의 확대도.
도 4a는 종래예에 관한 반도체 기억 장치의 단면도이며, 도 4b는 도 4a 중의 영역 X의 확대도.
도 5a 내지 5l은 종래예에 관한 반도체 기억 장치 제조 방법의 제조 공정을 나타낸 단면도로서,
도 5a는 제5 층간 절연막의 형성 공정까지를 나타냄.
도 5b는 마스크층의 형성 공정까지를 나타냄.
도 5c는 사이드 월 마스크용 층의 형성 공정까지를 나타냄.
도 5d는 사이드 월 마스크층의 형성 공정까지를 나타냄.
도 5e는 제2 기억 노드 콘택트 홀의 개구 공정까지를 나타냄.
도 5f는 제2 기억 노드 콘택트 플러그용 층의 형성 공정까지를 나타냄.
도 5g는 제2 기억 노드 콘택트 플러그의 형성 공정까지를 나타냄.
도 5h는 제1 기억 노드 형성용 층의 형성 공정까지를 나타냄.
도 5i는 기억 노드 전극의 형이 되는 개구부의 형성 공정까지를 나타냄.
도 5j는 제2 기억 노드 형성용 층의 형성 공정까지를 나타냄.
도 5k는 제1 및 제2 기억 노드 형성용 층의 제거 공정까지를 나타냄.
도 5l은 커패시터 절연막의 형성 공정까지를 나타냄.
도 6은 종래예의 문제점을 설명하기 위한 단면도.
도 7a는 종래예에 있어서, 기억 노드 전극의 형성 패턴이 어긋난 경우의 문제점을 설명하기 위한 단면도이며, 도 7b는 도 7a 중의 영역 X의 확대도.
도 8a는 종래예에 있어서, 기억 노드 전극의 형성 패턴이 어긋난 경우의 문제점을 설명하기 위한 단면도이며, 도 8b는 도 8a 중의 영역 X의 확대도.
〈도면의 주요 부분에 대한 부호의 설명〉
10: 반도체 기판, 11: 소스·드레인 확산층, 20: 소자 분리 절연막, 21: 제1 층간 절연막, 22: 제2 층간 절연막, 23: 제3 층간 절연막, 24: 제4 층간 절연막, 25: 제5 층간 절연막, 26: 제1 기억 노드 형성용 층, 27: 제2 기억 노드 형성용 층, 28: 커패시터 절연막, 30, 30a: 제1 마스크층, 31: 제1 사이드 월 마스크용 층, 31a: 제1 사이드 월 마스크층, 32: 제1 기억 노드 콘택트 플러그용 층, 33: 비트선, 34, 34a: 제2 마스크층, 35: 제2 사이드 월 마스크용 층, 35a: 제2 사이드 월 마스크층, 36: 제2 기억 노드 콘택트 플러그용 층, 37: 기억 노드 전극용 층, 37a: 기억 노드 전극, 38: 플레이트 전극, P1: 제1 기억 노드 콘택트 플러그, P2: 제2 기억 노드 콘택트 플러그, CH1: 제1 기억 노드 콘택트 홀, CH2: 제2 기억 노드 콘택트 홀, H: 개구부, C: 기억 노드 콘택트 홀 요부(凹部), E: 에칭액, F: 접속 불량.
상기 목적을 달성하기 위해, 본 발명의 반도체 기억 장치는, 기억 노드 전극을 가지는 메모리 커패시터와 트랜지스터를 가지는 메모리 셀이 복수개 배치된 반도체 기억 장치로서, 기판과, 상기 기판에 형성된 트랜지스터와, 상기 트랜지스터를 피복하여 상기 기판 상에 형성된 제1 절연막과, 상기 제1 절연막에 형성되고, 상기 트랜지스터의 소스·드레인 영역에 달하는 기억 노드 콘택트 홀과, 상기 기억 노드 콘택트 홀에 매입(埋入)된 기억 노드 콘택트 플러그와, 상기 기억 노드 콘택트 플러그에 접속하여 형성된 기억 노드 전극과, 상기 기억 노드 전극의 간극부에서의 상기 제1 절연막의 상층에 형성된 제2 절연막과, 상기 기억 노드 전극의 상층에 형성된 커패시터 절연막과, 상기 커패시터 절연막의 상층에 형성된 플레이트 전극을 가지고, 상기 기억 노드 전극과 상기 기억 노드 콘택트 플러그가, 최소한 상기 기억 노드 콘택트 플러그의 상면 및 측면의 일부에서 접속하여 형성되어 있다.
상기 본 발명의 반도체 기억 장치에 의하면, 기억 노드 전극과 기억 노드 콘택트 플러그가 최소한 기억 노드 콘택트 플러그의 상면 및 측면의 일부에서 접속하여 형성되어 있다. 종래는, 기억 노드 콘택트의 상면에서만 접속되어 있었으므로, 플러그 로스가 큰 경우에는 충분히 기억 노드 콘택트 플러그의 상면을 노출시키는 것이 곤란한 경우가 있었지만, 기억 노드 콘택트 플러그의 상면 및 측면의 일부에서 접속하도록 함으로써, 확실하게 기억 노드 전극과 기억 노드 콘택트 플러그를 접속하는 것이 가능하게 된다.
상기 본 발명의 반도체 기억 장치는, 바람직하게는, 상기 기억 노드 전극과 상기 제2 절연막이, 최소한 상기 제2 절연막의 상면 및 측면의 일부에서 접하여 형성되어 있다. 이에 따라, 기억 노드 전극과 제2 절연막을 간극부가 발생하지 않고 접촉시키는 것이 가능하게 되며, 기억 노드 전극을 형성하기 위한 형으로서 사용하는 절연막을 제2 절연막에 대하여 선택비(選擇比)를 가지고 제거하는 경우에, 제2 절연막 하층의 제1 절연막이 제거되어 버리는 것을 방지할 수 있다.
또, 상기 목적을 달성하기 위해, 본 발명의 반도체 기억 장치는, 기억 노드 전극을 가지는 메모리 커패시터와 트랜지스터를 가지는 메모리 셀이 복수개 배치된 반도체 기억 장치로서, 기판과, 상기 기판에 형성된 트랜지스터와, 상기 트랜지스터를 피복하여 상기 기판 상에 형성된 제1 절연막과, 상기 제1 절연막에 형성되고, 상기 트랜지스터의 소스·드레인 영역에 달하는 기억 노드 콘택트 홀과, 상기 기억 노드 콘택트 홀에 매입된 기억 노드 콘택트 플러그와, 상기 기억 노드 콘택트 플러그에 접속하여 형성된 기억 노드 전극과, 상기 기억 노드 전극의 간극부에서의 상기 제1 절연막의 상층에 형성된 제2 절연막과, 상기 기억 노드 전극의 상층에 형성된 커패시터 절연막과, 상기 커패시터 절연막의 상층에 형성된 플레이트 전극을 가지고, 상기 기억 노드 전극과 상기 제2 절연막이, 최소한 상기 제2 절연막의 상면 및 측면의 일부에서 접하여 형성되어 있다.
상기 본 발명의 반도체 기억 장치에 의하면, 기억 노드 전극과 제2 절연막이, 최소한 제2 절연막의 상면 및 측면의 일부에서 접하여 형성되어 있기 때문에, 기억 노드 전극과 제2 절연막을 간극부가 발생하지 않고 접촉시키는 것이 가능하게 되며, 기억 노드 전극을 형성하기 위한 형으로서 사용하는 절연막을 제2 절연막에 대하여 선택비를 가지고 제거하는 경우에, 제2 절연막 하층의 제1 절연막이 제거되어 버리는 것을 방지할 수 있다.
상기 본 발명의 반도체 기억 장치는, 바람직하게는, 상기 트랜지스터의 상층에 절연막을 통해 비트선이 형성되어 있고, 상기 트랜지스터 및 상기 비트선을 상기 제1 절연막이 피복하고 있다. COB(capacitor over bitline)형 커패시터(기억 노드 전극)로서, 셀 영역 상에 미세 가공으로 결정되는 최대의 커패시터(기억 노드 전극)를 형성할 수 있다.
상기 본 발명의 반도체 기억 장치는, 바람직하게는, 상기 기억 노드 전극이 실린더형이다. 실린더형은 전극의 주위 길이를 유효하게 표면 면적으로서 사용할 수 있기 때문에, 그 점유 면적의 축소화 중에서도 축적 용량을 확보하기 쉽다.
또, 상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은, 기억 노드 전극을 가지는 메모리 커패시터와 트랜지스터를 가지는 메모리 셀이 복수개 배치된 반도체 기억 장치의 제조 방법으로서, 기판에 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 피복하여 제1 절연막을 형성하는 공정과, 상기 제1 절연막에 상기 트랜지스터의 소스·드레인 영역에 달하는 기억 노드 콘택트 홀을 개구하는 공정과, 상기 기억 노드 콘택트 홀 내를 도전체로 매입하여 기억 노드 콘택트 플러그를 형성하는 공정과, 상기 제1 절연막의 상층에 상기 제1 절연막과 에칭 선택비가 상이한 제2 절연막을 형성하는 공정과, 상기 제2 절연막의 상층에 상기 제2 절연막과 에칭 선택비가 상이한 제3 절연막을 형성하는 공정과, 상기 제2 절연막 및 상기 제3 절연막에 기억 노드 전극을 형성하기 위한 형(型)이 되고, 상기 기억 노드 콘택트 플러그의 최소한 상면을 노출시키는 개구부를 개구하는 공정과, 상기 제2 절연막에 대하여 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거하는 에칭에 의해, 상기 개구부의 바닥면 및 측벽면을 후퇴시키는 공정과, 상기 개구부를 형으로 하여, 상기 제2 절연막과 접촉시키면서, 상기 기억 노드 콘택트 플러그에 접속하여 기억 노드 전극을 형성하는 공정과, 상기 제2 절연막을 에칭 스토퍼로 하여 상기 제3 절연막을 제거하는 공정과, 상기 기억 노드 전극의 상층에 커패시터 절연막을 형성하는 공정과, 상기 커패시터 절연막의 상층에 플레이트 전극을 형성하는 공정을 가진다.
상기 본 발명의 반도체 장치의 제조 방법은, 기판에 트랜지스터를 형성하고, 트랜지스터를 피복하여 제1 절연막을 형성하고, 제1 절연막에 트랜지스터의 소스·드레인 영역에 달하는 기억 노드 콘택트 홀을 개구하고, 기억 노드 콘택트 홀 내를 도전체로 매입하여 기억 노드 콘택트 플러그를 형성한다.
다음에, 제1 절연막의 상층에 제1 절연막과 에칭 선택비가 상이한 제2 절연막을 형성하고, 제2 절연막의 상층에 제2 절연막과 에칭 선택비가 상이한 제3 절연막을 형성한다.
다음에, 제2 절연막 및 제3 절연막에 기억 노드 전극을 형성하기 위한 형이 되고, 기억 노드 콘택트 플러그의 최소한 상면을 노출시키는 개구부를 개구하고, 제2 절연막에 대하여 제1 절연막 및 제3 절연막을 선택적으로 제거하는 에칭에 으해, 개구부의 바닥면 및 측벽면을 후퇴시킨다.
다음에, 개구부를 형으로 하고, 제2 절연막과 접촉시키면서, 기억 노드 콘택트 플러그에 접속하여 기억 노드 전극을 형성하고, 제2 절연막을 에칭 스토퍼로 하여 제3 절연막을 제거하고, 기억 노드 전극의 상층에 커패시터 절연막을 형성하고, 커패시터 절연막의 상층에 플레이트 전극을 형성한다.
상기 본 발명의 반도체 장치 제조 방법에 의하면, 제2 절연막 및 제3 절연막에, 기억 노드 전극을 형성하기 위한 형이 되는 개구부를 개구한 후에, 개구부의 바닥면 및 측벽면을 후퇴시킴으로써, 바닥면에서 기억 노드 콘택트 플러그가 개구부 내에 볼록하게 돌출되도록 상기 바닥면을 후퇴시키는 것이 가능하게 되며, 기억 노드 전극과 기억 노드 콘택트 플러그를 최소한 기억 노드 콘택트 플러그의 상면 및 측면의 일부에서 접속시킬 수 있다. 이에 따라, 확실하게 기억 노드 전극과 기억 노드 콘택트 플러그를 접속하는 것이 가능하게 된다.
또, 측벽면에서 상기 제2 절연막이 개구부 내에 볼록하게 돌출되도록 측벽면을 후퇴시키는 것이 가능하게 되고, 기억 노드 전극과 제2 절연막을 간극이 없도록 접촉시키고, 제2 절연막을 에칭 스토퍼로 하여 제3 절연막을 제거하는 경우에, 제2 절연막 하층의 제1 절연막이 제거되어 버리는 것을 방지할 수 있다.
상기 본 발명의 반도체 기억 장치 제조 방법은, 바람직하게는, 상기 개구부의 바닥면 및 측벽면을 후퇴시키는 공정에 있어서는, 등방성(等方性) 에칭에 의해 상기 제2 절연막에 대하여 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거한다. 등방성 에칭에 의하면, 개구부의 바닥면 및 측벽면을 후퇴시킬 수 있다.
상기 본 발명의 반도체 기억 장치 제조 방법은, 바람직하게는, 상기 기억 노드 콘택트 플러그를 형성하는 공정에 있어서는, 상기 기억 노드 콘택트 플러그의 상면 높이가 상기 제1 절연막의 표면 높이와 일치되도록 상기 기억 노드 콘택트 플러그를 형성한다. 또는 바람직하게는, 상기 기억 노드 콘택트 플러그를 형성하는 공정이, 상기 기억 노드 콘택트 홀의 내부를 매입하여 전면(全面)에 도전체를 형성하는 공정과, 상기 기억 노드 콘택트 홀의 외부에 형성된 상기 도전체를 연마 처리에 의해 제거하는 공정을 포함한다. 이에 따라, 플러그 로스를 억제하여 기억 노드 콘택트 플러그를 형성할 수 있다.
상기 본 발명의 반도체 기억 장치 제조 방법은, 바람직하게는, 상기 기억 노드 전극을 형성하는 공정이, 상기 개구부를 형으로 하여, 상기 제2 절연막과 접촉시키면서, 상기 기억 노드 콘택트 플러그에 접속하여 기억 노드 전극용 층을 형성하는 공정과, 상기 기억 노드 전극용 층의 상층에 제4 절연막을 형성하는 공정과, 상기 제4 절연막의 상면으로부터 연마하여 상기 기억 노드 전극용 층을 각각의 기억 노드 전극으로 분할하는 공정을 포함하고, 상기 제2 절연막을 에칭 스토퍼로 하여 상기 제3 절연막을 제거하는 공정에서는, 동시에 상기 제4 절연막을 제거한다. 제3 절연막 및 제4 절연막을, 기억 노드 전극을 형성하여, 가공하기 위한 층으로서 사용하는 것이 가능하다.
상기 본 발명의 반도체 기억 장치의 제조 방법은, 바람직하게는, 상기 제1 절연막 및 상기 제3 절연막을 산화 실리콘에 의해 형성하고, 상기 제2 절연막을 질화 실리콘에 의해 형성한다. 이에 따라, 제2 절연막에 대하여 선택비를 가지고 제1 절연막 및 제3 절연막을 에칭 제거하여, 기억 노드 전극의 형이 되는 개부부의 바닥면 및 측벽면을 후퇴시킬 수 있다. 또, 제2 절연막을 에칭 스토퍼로 하여 제3 절연막을 제거할 수 있다.
본 발명의 실시 형태를 설명하기 전에, 종래 방법 및 그 문제점을 도면을 참조하여 설명한다.
먼저, 상기 종래 방법에 의한 실린더형 기억 노드 전극을 가지는 반도체 기억 장치 및 그 제조 방법에 대하여 도 4a∼4b 내지 도 5a∼5b를 참조하여 설명한다.
도 4a는 상기 종래 방법에 의한 실린더형 기억 노드 전극을 가지는 반도체 기억 장치의 단면도이며, 도 5b는 도 5a 중의 영역 X의 확대도이다.
실리콘 반도체 기판(10) 상의 트렌치형 소자 분리 절연막(20)으로 구획된 활성 영역 상에, 도시하지 않은 게이트 절연막, 게이트 전극 G 및 소스 · 드레인 확산층(11) 등으로 이루어지는 트랜지스터가 형성되어 있고, 그 상층에 예를 들면 산화 실리콘으로 이루어지는 제1 층간 절연막(21)이 형성되어 있다.
제1 층간 절연막(21)에는 소스 · 드레인 확산층(11)에 달하는 제1 기억 노드 콘택트 홀(CH1)이 개구되고, 제1 기억 노드 콘택트 플러그(P1)가 매입되어 있다. 또한, 제1 층간 절연막(21)에는 소스 드레인 확산층(11)에 달하는 도시하지 않은 비트 콘택트 홀이 개구되고, 비트 콘택트 플러그가 매입되어 있다. 제1 층간 절연막(21)의 상층에는, 예를 들면 산화 실리콘으로 이루어지는 제2 층간 절연막(22)이 형성되어 있고, 그 상층에 예를 들면 폴리사이드 구조의 비트선(33)이 형성되어, 상기 비트 콘택트 플러그에 접속되어 있다.
비트선(33)을 피복하여 예를 들면 질화 실리콘으로 이루어지는 제3 층간 절연막(23)이 형성되어 있고, 그 상층에 예를 들면 산화 실리콘으로 이루어지는 제4 층간 절연막(24)이 형성되어 있고, 그 상층에 예를 들면 질화 실리콘으로 이루어지는 제5 층간 절연막(25)이 형성되어 있다. 제3∼제5 층간 절연막(23, 24, 25)을 관통하여, 제1 기억 노드 콘택트 플러그(P1)의 상면을 노출시키는 제2 기억 노드 콘택트 홀(CH2)가 개구되고, 제1 기억 노드 콘택트 플러그(P1)에 접속하도록 제2 기억 노드 콘택트 플러그(P2)가 매입되어 있다.
제2 기억 노드 콘택트 플러그(P2)의 상방에는, 예를 들면 도전성 불순물을 함유하는 폴리실리콘으로 이루어지는 기억 노드 전극(37a)이 제2 기억 노드 콘택트 플러그(P2)에 접속하도록 형성되어 있다. 기억 노드 전극(37a)의 표면을 피복하여, 예를 들면 NO막(질화막-산화막의 적층 절연막)으로 이루어지는 커패시터 절연막(28)이 형성되고 있고, 그 상층에는 예를 들면 도전성 불순물을 함유하는 폴리실리콘으로 이루어지는 플레이트 전극(38)이 형성되어 있고, 기억 노드 전극(37a), 커패시터 절연막(38) 및 플레이트 전극(38)으로 이루어지는 메모리 커패시터가 형성되어 있다.
다음에, 상기 도 4a 및 4b에 나타낸 반도체 기억 장치의 제조 방법에 대하여 설명한다. 먼저, 도 5a에 이르기까지의 공정에 대하여 설명한다. 반도체 기판(10)에 예를 들면 STI(Shallow Trench Isolation)법에 의해 소자 분리 절연막(20)을 형성하고, 활성 영역에서 도시하지 않은 게이트 절연막, 게이트 전극(G) 및 소스 · 드레인 확산층(11)을 형성하여, 트랜지스터를 형성한다.
다음에, 예를 들면 CVD(Chmincal Vapor Deposition)법에 의해 산화 실리콘을 퇴적시켜, 제1 층간 절연막(21)을 형성하고, 비트 콘택트 홀(도시하지 않음) 및 소스 · 드레인 확산층(11)을 노출시키는 제1 기억 노드 콘택트 홀(CH1)을 제1 층간 절연막(21)에 개구한다.
다음에, 예를 들면 CVD법에 의해 도전성 불순물을 함유하는 폴리실리콘 등으로 비트 콘택트 및 제1 기억 노드 콘택트 홀(CH1) 내를 매입하여, 비트 콘택트 플러그(도시하지 않음) 및 제1 노드 콘택트 플러그(P1)를 형성한다.
다음에, 예를 들면 CVD법에 의해 산화 실리콘을 퇴적시켜, 제2 층간 절연막(22)을 형성하고, 그 상층에 예를 들면 폴리사이드 구조를 가지는 비트선(33)을 상기 비트 콘택트 플러그와 접속하도록 하여 형성한다.
다음에, 예를 들면 CVD법에 의해 비트선(33)을 피복하여 전면(全面)에 질화 실리콘을 퇴적시켜, 제3 층간 절연막(23)을 형성한다.
다음에, 예를 들면 CVD법에 의해 산화 실리콘을 퇴적시켜, 제4 층간 절연막(24)을 형성한다.
다음에, 예를 들면 CVD법에 의해 질화 실리콘을 퇴적시켜, 제5 층간 절연막(25)을 형성한다.
다음에, 도 5b에 나타낸 바와 같이, 예를 들면 CVD법에 의해 제5 층간 절연막의 상층에 폴리실리콘을 퇴적시켜, 제2 기억 노드 콘택트 홀의 개구 패턴으로 가공하여, 마스크층(34)을 형성한다.
다음에, 도 5c에 나타낸 바와 같이, 예를 들면 CVD법에 의해 마스크층(34)의 상층에 폴리실리콘을 퇴적시켜, 사이드 월 마스크용 층(35)을 형성한다.
다음에, 도 5d에 나타낸 바와 같이, 예를 들면 RIE(반응성 이온 에칭) 등의 에칭을 실시하여, 마스크층(34)의 측벽부를 피복하는 부분을 남기고 사이드 월 마스크용 층(35)을 제거하여, 사이드 월 마스크층(35a)을 형성한다. 이 때, 마스크층(34a)도 어깨부가 둥글게 성형된다.
다음에, 도 5e에 나타낸 바와 같이, 마스크층(34a) 및 사이드 월 마스크층(35a)을 마스크로 하여 RIE 등의 에칭을 실시하고, 제2 층간 절연막(22), 제3 층간 절연막(23), 제4 층간 절연막(24) 및 제5 층간 절연막(25)을 관통하여, 제1 기억 노드 콘택트 플러그(P1)의 상면을 노출시키는 제2 기억 노드 콘택트 홀(CH2)을 개구한다.
다음에, 도 5f에 나타낸 바와 같이, 예를 들면 CVD법에 의해 도전성 불순물을 함유하는 폴리실리콘 등으로 제1 기억 노드 콘택트 플러그(P1)에 접속하도록 제2 기억 노드 콘택트 홀(CH2) 내를 매입하여 전면에 퇴적시켜, 제2 기억 노드 콘택트 플러그용 층(36)을 형성한다.
다음에, 도 5g에 나타낸 바와 같이, 예를 들면 RIE 등의 에칭에 의해 에칭하여, 제2 기억 노드 콘택트 홀(CH2)의 내부를 남기고, 제2 기억 노드 콘택트 홀(CH2)의 외부에 퇴적된 폴리실리콘을 제거하여, 제2 기억 노드 콘택트 플러그(P2(36a))를 형성한다.
다음에, 도 5h에 나타낸 바와 같이, 예를 들면 CVD법에 의해 제2 기억 노드 콘택트 플러그(P2) 및 제5 층간 절연막(25)의 상층 전면에 산화 실리콘을 퇴적시켜, 제1 기억 노드 형성용 층(26)을 형성한다.
다음에, 도 5i에 나타낸 바와 같이, 포토리소그래피 공정에 의해 제1 기억 노드 형성용 층(26)의 상층에 레지스트막을 패턴 형성하고, RIE 등의 에칭을 실시하여, 기억 노드 전극의 형(型)이 되는 개구부(H)를 형성한다.
다음에, 도 5j에 나타낸 바와 같이, 예를 들면, CVD법에 의해 기억 노드 전극의 형이 되는 개구부(H)의 측벽을 피복하여 전면에 인 등의 도전성 불순물을 함유하는 폴리실리콘 또는 비결정성(非結晶性) 실리콘을 퇴적시켜, 제2 기억 노드 콘택트 플러그(P2)와 접속하는 기억 노드 전극용 층(37)을 형성한다.
다음에, 예를 들면 CVD법에 의해 기억 노드 전극용 층(37)의 상층에, 기억 노드 전극의 형이 되는 개구부(H)를 매입하고 산화 실리콘을 퇴적시켜, 제2 기억 노드 형성용 층(27)을 형성한다.
다음에, 도 5k에 나타낸 바와 같이, 예를 들면 상방으로부터 제2 기억 노드 형성용 층(27)과 기억 노드 전극용 층(37)을 차례로 에치 백하는, 또는 CMP법에 의해 상방으로부터 연마함으로써, 각각으로 분할된 기억 노드 전극(37a) 및 제2 기억 노드 형성용 층으로 한다.
다음에, 예를 들면 불산계의 웨트 에칭(wet etching)을 실시하여, 제1 기억 노드 형성용 층(26) 및 제2 기억 노드 형성용 층(27)을 제거한다. 이 때, 예를 들면 질화 실리콘으로 이루어지는 제5 층간 절연막(25)은 에칭 스토퍼로서 기능한다.
다음에, 도 5l에 나타낸 바와 같이, 예를 들면 기억 노드 전극(37a) 표면의 자연 산화막을 불산계의 웨트 에칭에 의해 제거한 후, RTN(Rapid Thermal Nitridation)법 및 감압 CVD법에 의해 질화 실리콘층을 형성하고, 다시 열산화 처리에 의해 질화 실리콘층의 표면에 산화 실리콘층을 형성함으로써, 기억 노드 전극(37a)을 피복하는 NO막(질화막-산화막의 적층 절연막)으로 이루어지는 커패시터 절연막(28)을 형성한다.
다음에, 예를 들면 CVD법에 의해 도전성 불순물을 함유하는 폴리실리콘을 퇴적시켜 플레이트 전극(38)을 형성하고, 도 4a 및 4b에 나타낸 구조를 가지는 커패시터를 완성시킨다. 이후의 공정으로서는, 커패시터 등을 피복하여 전면에 상층 절연막을 형성하고, 필요에 따라 상층 배선을 형성하는 등 하여, 원하는 반도체 기억 장치를 제조할 수 있다.
다음에, 본 발명의 반도체 기억 장치 제조 방법의 실시 형태에 대하여 도면을 참조하여 설명한다.
본 실시 형태에 관한 반도체 기억 장치는, 실린더형의 기억 노드 전극을 가지는 COB형의 DRAM(Dynamic Random Access Memory)이며, 도 1a는 그 단면도이며, 도 1b는 도 1a 중의 영역 X의 확대도이다.
1개의 트랜지스터와 1개의 메모리 커패시터로부터 1개의 메모리 셀이 구성되어 있으며, 이 메모리 셀이 매트릭스형으로 n×m개(도면 상에는 좌우 방향으로 5개로 하고 있음) 나란히 형성되어 있다.
실리콘 반도체 기판(10) 상의 트렌치형 소자 분리 절연막(20)으로 구획된 활성 영역 상에, 도시하지 않은 게이트 절연막, 예를 들면 폴리실리콘과 텅스텐 실리사이드의 적층체인 폴리사이드 구조의 게이트 전극(G), 및, 예를 들면 LDD(Lightly Doped Drain) 구조의 소스·드레인 확산층(11) 등으로 이루어지는 트랜지스터가 형성되어 있고, 그 상층에 예를 들면 산화 실리콘으로 이루어지는 제1 층간 절연막(21)이 형성되어 있다.
제1 층간 절연막(21)에는 소스·드레인 확산층(11)에 달하는 제1 기억 노드 콘택트 홀(CH1)이 개구되고, 제1 기억 노드 콘택트 플러그(P1)가 매입되어 있다. 또한, 제1 층간 절연막(21)에는 소스·드레인 확산층(11)에 달하는 도시하지 않은 비트 콘택트 홀이 개구되어, 비트 콘택트 플러그가 매입되어 있다. 제1 층간 절연막(21)의 상층에는, 예를 들면 산화 실리콘으로 이루어지는 제2 층간 절연막(22)이 형성되어 있고, 그 상층에 예를 들면 폴리실리콘과 텅스텐 실리사이드의 적층체인 폴리사이드 구조의 비트선(33)이 형성되어, 상기 비트 콘택트 플러그에 접속되어 있다.
비트선(33)을 피복하여, 예를 들면 질화 실리콘으로 이루어지는 제3 층간 절연막(23)이 형성되어 있고, 그 상층에 예를 들면 산화 실리콘으로 이루어지는 제4 층간 절연막(24)이 형성되어 있고, 그 상층에 예를 들면 질화 실리콘으로 이루어지는 제5 층간 절연막(25)이 형성되어 있다. 제3∼제5 층간 절연막(23, 24, 25)을 관통하여, 제1 기억 노드 콘택트 플러그(P1)의 상면을 노출시키는 제2 기억 노드 콘택트 홀(CH2)이 개구되어, 제1 기억 노드 콘택트 플러그(P1)에 접속하도록 제2 기억 노드 콘택트 플러그(P2)가 매입되어 있다.
제2 기억 노드 콘택트 플러그(P2)의 상방에는, 예를 들면 도전성 불순물을 함유하는 폴리실리콘으로 이루어지는 기억 노드 전극(37a)이 제2 기억 노드 콘택트 플러그(P2)에 접속하도록 형성되어 있다. 여기에서, 제2 기억 노드 콘택트 플러그(P2)의 상면 및 측면의 일부에서, 기억 노드 전극(37a)과 접속하도록 형성되어 있고, 또 상기 기억 노드 전극(37a)과 제5 층간 절연막(25)은 제5 층간 절연막(25)의 상면 및 측면의 일부에서 접하여 형성되어 있다.
기억 노드 전극(37a)의 표면을 피복하여, 예를 들면 NO막(질화막-산화막의 적층 절연막)으로 이루어지는 커패시터 절연막(28)이 형성되어 있고, 그 상층에는 예를 들면 도전성 불순물을 함유하는 폴리실리콘으로 이루어지는 플레이트 전극(38)이 형성되어 있고, 기억 노드 전극(37a), 커패시터 절연막(28) 및 플레이트 전극(38)으로 이루어지는 메모리 커패시터가 형성되어 있다.
상기 본 실시 형태의 반도체 기억 장치는, 기억 노드 콘택트 플러그의 상면 및 측면의 일부에서 접속하도록 함으로써, 확실하게 기억 노드 전극과 기억 노드 콘택트 플러그를 접속하는 것이 가능하게 되고, 또, 기억 노드 전극과 제5 층간 절연막이 제5 층간 절연막의 상면 및 측면의 일부에서 접하여 형성되어 있음에 따라, 기억 노드 전극을 형성하기 위한 형으로서 사용하는 절연막을 제5 층간 절연막에 대하여 선택비를 가지고 제거하는 경우에, 제5 층간 절연막 하층의 제4 층간 절연막이 제거되어 버리는 것을 방지할 수 있다. 이와 같이, 기억 노드 콘택트 플러그와 기억 노드 전극 간 접속 불량의 방지나, 쇼트의 원인으로도 되는 에칭 스토퍼 하층의 절연막 제거의 방지 등이 가능하게 되는, 품질이 높은 기억 노드 전극 및 기억 노드 콘택트 플러그를 가지는 반도체 기억 장치이다.
다음에, 상기 도 1a 및 1b에 나타낸 반도체 기억 장치 제조 방법에 대하여 설명한다. 먼저, 도 2a에 나타낸 바와 같이, 실리콘 반도체 기판(10)에 예를 들면 STI(Shallow Trench Isolation)법에 의해 소자 분리 절연막(20)을 형성한다.
다음에, 도 2b에 나타낸 바와 같이, 도전성 불순물을 이온 주입 등에 의해 도입하여 도시하지 않은 웰(well)을 형성한 후, 소자 분리 절연막(20)에 의해 분리되는 활성 영역에서, 예를 들면 열산화법에 의해 도시하지 않은 게이트 절연막, 예를 들면 폴리실리콘과 텅스텐 실리사이드의 적층체인 폴리사이드 구조의 전극(G), 및 LDD구조의 소스·드레인 확산층(22)을 형성하여 트랜지스터를 형성한다. 게이트 전극(G)은 DRAM에서는 워드선으로서 기능하고, 도면 상 좌우 방향으로 배선되어, 도 2b에 나타낸 단면(斷面) 상과는 상이한 위치에 배선되어 있는 것을 나타내고 있다.
다음에, 도 2c에 나타낸 바와 같이, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 산화 실리콘을 퇴적시켜, 제1 층간 절연막(21)을 형성한다.
다음에, 예를 들면 CVD법에 의해, 폴리실리콘 또는 비결정성 실리콘 등의 실리콘을 퇴적시켜, 제1 마스크층(30)을 형성한다. 제1 마스크층(30) 중의 불순물의 유무는 어느 쪽이라도 상관없다.
다음에, 도 2d에 나타낸 바와 같이, 제1 마스크층(30)의 상층에 기억 노드 콘택트 홀의 패턴을 가지는 도시하지 않은 레지스트막을 성막하고, RIE(반응성 이온 에칭) 등의 에칭을 실시하고, 제1 마스크층(30a)을 관통하여, 제1 층간 절연막(21)의 도중까지의 깊이를 가지는 기억 노드 콘택트 홀용 요부(C)를 형성한다. 예를 들면, 제1 마스크층(30)의 에칭에는, (에칭 가스 유량: Cl2= 75sccm, 압력 = 400mPa, 전류 = 250mA, RF 파워 = 70W)라고 하는 조건으로 행하고, 제1 층간 절연막(21)의 에칭에는, (에칭 가스 유량 C4F8/CO/Ar = 10/300/400sccm, 압력 = 5.3Pa, RF 파워 = 1700W)라고 하는 조건으로 행한다. 그 후, 레지스트막을 제거한다.
다음에, 도 2e에 나타낸 바와 같이, 예를 들면 CVD법에 의해, 기억 노드 콘택트 홀용 요부(C) 내를 피복하여 폴리실리콘 또는 비결정성 실리콘 등의 실리콘층을 퇴적시켜, 제1 사이드 월 마스크용 층(31)을 형성한다. 제1 사이드 월 마스크용 층(31)의 불순물의 유무는 어느 쪽이라도 상관없다.
다음에, 도 2f에 나타낸 바와 같이, 예를 들면 RIE(반응성 이온 에칭) 등의 에칭을 실시하여, 제1 마스크층(30a)의 측벽부를 피복하는 남기고 제1 사이드 월 마스크용 층(31)을 제거하여, 제1 사이드 월 마스크층(31a)을 형성한다. 이 때, 제1 마스크층(30a)도 어깨부가 둥글게 성형된다. 제1 사이드 월 마스크층(31a)의 내측이, 제1 기억 노드 콘택트 홀(CH1)로 된다. 제1 마스크층(30a)의 측벽부에 제1 사이드 월 마스크층(1a)을 형성함으로써, 미세한 콘택트 홀을 개구하는 것이 가능하게 된다.
다음에, 도 2g에 나타낸 바와 같이, 제1 마스크층(30a) 및 제1 사이드 월 마스크층(31a)을 마스크로 하여 RIE 등의 에칭을 실시하고, 제1 층간 절연막(21)을 관통하여, 트랜지스터의 소스·드레인 확산층(11)을 노출시키는 제1 기억 노드 콘택트 홀(CH1)을 개구한다. 예를 들면, 제1 층간 절연막(21)의 에칭에는, (에칭 가스 유량 C4F8/CO/Ar/O2= 15/150/300/7sccm, 압력 = 4Pa, RF 파워 = 1500W)라고 하는 조건으로 행한다.
다음에, 도 2h에 나타낸 바와 같이, 예를 들면 CVD법에 의해, 소스·드레인 확산층(11)과 동일 도전형의 도전성 불순물을 함유하는 폴리실리콘 또는 비결정성 실리콘 등의 실리콘층을 소스·드레인 확산층(11)에 접속하도록 제1 기억 노드 콘택트 홀(CH1) 내를 매입하여 전면에 퇴적시켜, 제1 기억 노드 콘택트 플러그용 층(32)을 형성한다.
다음에, 도 2i에 나타낸 바와 같이, 예를 들면 RIE 등의 에칭에 의한 에칭, 및 CMP(Chemical Mechanical Polishing)법에 의한 연마 처리에 의해, 제1 기억 노드 콘택트 홀(CH1)의 내부를 남기고, 제1 기억 노드 콘택트 홀(CH1)의 외부에 퇴적된 폴리실리콘(또는 비결정성 실리콘)을 제거하여, 제1 기억 노드 콘택트 플러그(P1(31b, 32a))를 형성한다. CMP법에서는, 예를 들면 KOH와 실리카를 주성분으로 하는 표준적인 산화 실리콘의 연마 조건으로 한다.
다음에, 예를 들면 CVD법에 의해, 제1 기억 노드 콘택트 플러그(P1)의 상면을 피복하여 전면에 산화 실리콘을 퇴적시켜, 제2 층간 절연막(22)을 형성한다.
이상의 공정에서는, 제1 기억 노드 콘택트 홀의 개구 및 제1 기억 노드 콘택트 플러그의 형성 공정에 대하여 설명했지만, 도시하지 않은 비트 콘택트 홀의 개구 및 비트 콘택트 플러그의 형성 공정을 동시에 행하는 것도 바람직하다.
다음에, 도 2j에 나타낸 바와 같이, 예를 들면 CVD법에 의해 소스·드레인 확산층(11)과 동일 도전형의 도전성 불순물을 함유하는 폴리실리콘(또는 비결정성 실리콘) 및 텅스텐 실리사이드를 적층시켜, 비트선의 패턴으로 가공하고, 폴리실리콘(또는 비결정성 실리콘)으로 이루어지는 하층 비트선(33a) 및 텅스텐 실리사이드로 이루어지는 상층 비트선(33b)의 폴리사이드 구조를 가지는 비트선(33)을 형성한다. 여기에서, 비트선(33)은 상기 도시하지 않은 비트 콘택트 플러그와 접속하도록 하여 형성한다.
다음에, 도 2k에 나타낸 바와 같이, 예를 들면 CVD법에 의해 비트선(33)을 피복하여 전면에 질화 실리콘을 퇴적시켜, 제3 층간 절연막(23)을 형성한다.
다음에, 예를 들면 CVD법에 의해 산화 실리콘을 퇴적시켜, 제4 층간 절연막(24)을 형성한다.
다음에, 도 2l에 나타낸 바와 같이, 예를 들면 CVD법에 의해 제4 층간 절연막(24)의 상층에 폴리실리콘(또는 비결정성 실리콘)을 퇴적시키고, 제2 기억 노드 콘택트 홀의 개구 패턴으로 가공하여, 제2 마스크층(34)을 형성한다. 제2 마스크층(34) 중의 불순물의 유무는 어느 쪽이라도 상관없다.
다음에, 도 2m에 나타낸 바와 같이, 예를 들면 CVD법에 의해 제2 마스크층(34)의 상층에 폴리실리콘(또는 비결정성 실리콘)을 퇴적시켜, 제2 사이드 월 마스크용 층(35)을 형성한다. 제2 사이드 월 마스크용 층(35) 중의 불순물의 유무는 어느 쪽이라도 상관없다.
다음에, 도 2n에 나타낸 바와 같이, 예를 들면 RIE(반응성 이온 에칭) 등의 에칭을 실시하여, 제2 마스크층(34)의 측벽부를 피복하는 부분을 남기고 제2 사이드 월 마스크용 층(35)을 제거하여, 제2 사이드 월 마스크층(35a)을 형성한다. 이 때, 제2 마스크층(34a)도 어깨부가 둥글게 형성된다.
다음에, 도 2o에 나타낸 바와 같이, 제2 마스크층(34a) 및 제2 사이드 월 마스크층(35a)을 마스크로 하여 RIE 등의 에칭을 실시하고, 제2 층간 절연막(22), 제3 층간 절연막(23) 및 제4 층간 절연막(24)을 관통하여, 제1 기억 노드 콘택트 플러그(P1)의 상면을 노출시키는 제2 기억 노드 콘택트 홀(CH2)을 개구한다.
다음에, 도 2p에 나타낸 바와 같이, 예를 들면 CVD법에 의해 제1 기억 노드 콘택트 플러그(P1)와 동일 도전형의 도전성 불순물을 함유하는 폴리실리콘(또는 비결정성 실리콘) 등으로 제1 기억 노드 콘택트 플러그(P1)에 접속하도록 제2 기억 노드 콘택트 홀(CH2) 내를 매입하고 전면에 퇴적시켜, 제2 기억 노드 콘택트용 층(36)을 형성한다.
다음에, 도 2q에 나타낸 바와 같이, 예를 들면 RIE 등의 에칭에 의한 에칭, 및 CMP법에 의한 연마 처리에 의해, 제2 기억 노드 콘택트 홀(CH2)의 내부를 남기고, 제2 기억 노드 콘택트 홀(CH2)의 외부에 퇴적된 폴리실리콘(또는 비결정성 실리콘)을 제거하여, 제2 기억 노드 콘택트 플러그(P2(36b))를 형성한다. 여기에서, CMP법에 의해 제2 기억 노드 콘택트 홀(CH2)의 외부에 퇴적된 폴리실리콘 등을 제거함으로써, 제2 기억 노드 콘택트 플러그 상면의 높이를 제4 층간 절연막(24)의 표면 높이와 일치하도록 하여, 제2 기억 노드 콘택트 플러그(P2)를 형성할 수 있어, 플러그 로스는 거의 발생하지 않는다.
다음에, 도 2r에 나타낸 바와 같이, 예를 들면 CVD법에 의해 질화 실리콘을 퇴적시켜, 제5 층간 절연막(25)을 형성한다.
다음에, 예를 들면 CVD법에 의해 제5 층간 절연막(25)의 상층 전면에 산화 실리콘을 퇴적시켜, 제1 기억 노드 형성용 층(26)을 형성한다.
다음에, 도 2s에 나타낸 바와 같이, 포토리소그래피 공정에 의해 제1 기억 노드 형성용 층(26)의 상층에 레지스트막을 패턴 형성하여, RIE 등의 에칭을 실시하고, 제1 기억 노드 형성용 층(26) 및 제5 층간 절연막(25)을 관통하여, 제2 기억 노드 콘택트 플러그(P2)의 상면을 노출시키는 개구부(H)를 형성한다. 여기에서, 개구부(H)는 기억 노드 전극의 형이 된다. 예를 들면, 제1 기억 노드용 층(26)의 에칭에는, (에칭 가스 유량: C4F8/CO/Ar/O2= 8/150/200/3sccm, 압력 = 5.3Pa, RF 파워 = 1700W)라고 하는 조건으로 행하고, 제5 층간 절연막(25)의 에칭에는, (에칭 가스 유량 CHF3/CO/O2= 40/160/14sccm, 압력 = 5.3Pa, RF 파워 = 1000W)라고 하는 조건으로 행한다.
다음에, 도 2t에 나타낸 바와 같이, 예를 들면 NH4F 등의 불산계 웨트 에칭 처리에 의해, 제5 층간 절연막(25)(질화 실리콘)에 대하여, 제1 기억 노드 형성용 층(26) 및 제4 층간 절연막(24)(산화 실리콘)을 선택적으로 에칭 제거하여, 개구부의 바닥면(H') 및 측벽면(H")을 후퇴시킨다. 후퇴시키는 폭으로서는, 열산화막 환산으로 3nm 이상, CVD막으로 5nm 이상이며, 상한은 사용하는 세대의 최소 설계 치수의 절반 정도이다.
이 때, 개구부의 바닥면에서 제2 기억 노드 콘택트 플러그(P2)가 개구부 내로 볼록하게 돌출하는 형성으로 되고, 또, 개구부의 측벽면에서 제5 층간 절연막(25)이 개구부 내로 볼록하게 돌출하는 형상으로 된다.
다음에, 도 2u에 나타낸 바와 같이, 예를 들면 CVD법에 의해 기억 노드 전극의 형이 되는 개구부 내를 피복하여 전면에 인 등의 도전성 불순물을 함유하는 폴리실리콘 또는 비결정성 실리콘을 퇴적시켜, 제2 기억 노드 콘택트 플러그(P2)와 접속하는 기억 노드 전극용 층(37)을 형성한다.
이 때, 개구부의 바닥면에서 제2 기억 노드 콘택트 플러그(P2)가 개구부 내로 볼록하게 돌출하는 형상이므로, 기억 노드 전극용 층(37)과 제2 기억 노드 콘택트 플러그(P2)를 제2 기억 노드 콘택트 플러그(P2)의 상면 및 측면에서 접속시킬 수 있어, 확실하게 기억 노드 전극용 층(37)과 제2 기억 노드 콘택트 플러그(P2)를 접속하는 것이 가능하게 된다.
또, 개구부의 측벽면에서 제5 층간 절연막(25)이 개구부 내로 볼록하게 돌출되는 형상이므로, 기억 노드 전극용 층(37)과 제5 층간 절연막(25)이 제5 층간 절연막(25)의 상면 및 측면에서 접하도록 형성할 수 있다.
다음에, 예를 들면 CVD법에 의해 기억 노드 전극용 층(37)의 상층에, 기억 노드 전극의 형이 되는 개구부 내를 매입하고 산화 실리콘을 퇴적시켜, 제2 기억 노드 형성용 층(27)을 형성한다.
다음에, 도 2v에 나타낸 바와 같이, 예를 들면 상방으로부터 제2 기억 노드 형성용 층(27)과 기억 노드 전극용 층(37)을 차례로 에칭하는, 또는 CMP법에 의해 상방으로부터 연마함으로써, 각각으로 분할된 기억 노드 전극(37a) 및 제2 기억 노드 형성용 층(27a)으로 한다.
다음에, 도 2w에 나타낸 바와 같이, 예를 들면 불산계의 웨트 에칭을 실시하여, 제1 기억 노드 형성용 층(26) 및 제2 기억 노드 형성용 층(27a)을 제거한다.
이 때, 기억 노드 전극용 층(37)과 제5 층간 절연막(25)이 제5 층간 절연막(25)의 상면 및 측면에서 접하도록 형성되어 있기 때문에, 기억 노드 전극용 층(37)과 제5 층간 절연막(25)을 간극이 없도록 접촉시킬 수 있고, 에칭액이 제4 층간 절연막(24)에 침투하거나 하지 않아, 제5 층간 절연막(25)은 에칭 스토퍼로서 기능한다.
다음에, 도 2x에 나타낸 바와 같이, 예를 들면 기억 노드 전극(37a) 표면의 자연 산화막을 불산계의 웨트 에칭에 의해 제거한 후, RTN(Rapid Thermal Nitridation)법 및 감압 CVD법에 의해 질화 실리콘층을 형성하고, 다시 열산화 처리에 의해 질화 실리콘층의 표면층에 산화 실리콘층을 형성함으로써, 기억 노드 전극(37a)을 피복하는 NO막(질화막-산화막의 적층 절연막)으로 이루어지는 커패시터 절연막(28)을 형성한다. 또는, 커패시터 절연막으로서는, 산화 탄탈 등의 재료를 사용하는 것도 가능하다.
다음에, 예를 들면 CVD법에 의해, 기억 노드 전극(37a)과 동일 도전형의 도전성 불순물을 함유하는 폴리실리콘(또는 비결정성 실리콘)을 퇴적시켜 플레이트 전극(38)을 형성하여, 도 1에 나타낸 구조를 가지는 커패시터를 완성시킨다. 이후의 공정으로서는, 커패시터 등을 피복하여 전면에 상층 절연막을 형성하고, 필요에 따라 상층 배선을 형성하는 등 하여, 원하는 반도체 기억 장치를 제조할 수 있다.
상기 본 실시 형태의 반도체 기억 장치의 제조 방법에 의하면, 기억 노드 콘택트 플러그와 기억 노드 전극 간의 접속 불량의 방지나, 쇼트의 원인으로도 되는 에칭 스토퍼의 하층 절연막의 제거 방지 등이 가능하게 되는, 품질이 높은 기억 노드 전극 및 기억 노드 콘택트 플러그를 가지는 반도체 기억 장치를 제조할 수 있다.
예를 들면, 도 3a의 단면도 및 도 3a 중의 영역 X의 확대도인 도 3b에 나타낸 바와 같이, 제1 기억 노드 형성용 층(26)에 형성된 기억 노드 전극의 형이 되는 개구부(H)가 도면 상 좌측으로 거리 △만큼 어긋나 형성된 경우에서도, 기억 노드 전극용 층(37)과 제5 층간 절연막(25)을 간극이 없도록 접촉시킬 수 있고, 에칭액이 제4 층간 절연막(24)에 침투하거나 하지 않아, 안정되게 제조하는 것이 가능하다.
상기 본 실시 형태의 반도체 기억 장치 제조 방법에서는, 에칭 스토퍼막으로서의 제5 층간 절연막(질화 실리콘막)의 박막화가 가능하고, 층간 절연막 총계의 막 두께를 박막화할 수 있다. 에칭 스토퍼막의 박막화에 의해, 절연막의 저(低)스트레스화를 실현할 수 있어, 결정 결함이 적은, 예를 들면 리텐션(retention) 특성이 적은 DRAM을 제조할 수 있다.
또, 메모리 셀 주변부의 콘택트 종횡비가 내려가, 미세화가 용이하게 되어, DRAM과 로직 회로의 혼합 탑재에 적합하다.
또, 기억 노드 전극이 리소그래피의 해상도 이상의 크기로 하는 것이 가능하기 때문에, 큰 축적 용량(Cs)을 확보할 수 있어, 커패시터의 높이를 낮게 하여 커패시터에 기인하는 단차(段差)를 저감할 수 있다. 이 결과, 절연막의 막 두께의 박막화가 더욱 가능하여, 메모리 셀 주변부의 콘택트 종횡비가 더욱 내려가고, 미세화가 더욱 용이하게 되어, DRAM과 로직 회로의 혼합 탑재에 더욱 적합하다.
본 발명의 반도체 기억 장치의 제조 방법은, 메모리 커패시터를 가지는 DRAM이나 VRAM 등, 커패시터(기억 노드)를 가지는 반도체 기억 장치라면 적용 가능하다.
본 발명의 반도체 기억 장치 제조 방법은, 상기 실시 형태에 한정되지 않는다. 예를 들면, 기억 노드 전극으로서는 비결정성 실리콘 또는 폴리실리콘 등을 사용할 수 있다.
커패시터의 형상으로서는, 실린더형 외에, 스택형이나 핀형 등 여러 가지의 형상에 적용할 수 있다.
또, 트랜지스터 부분의 구조 및 제조 방법 등은 특히 한정되지 않고, 폴리사이드 등의 게이트 전극, LDD 구조의 소스·드레인 확산층 등, 여러 가지의 구조를 취하는 것이 가능하다.
또한, 로직 LSI나 그 밖의 반도체 소자 또는 장치와의 혼합 탑재도 가능하다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
본 발명의 반도체 기억 장치는, 기억 노드 콘택트 플러그와 기억 노드 전극 간의 접속 불량의 방지나, 쇼트의 원인으로도 되는 에칭 스토퍼의 하층 절연막 제거의 방지 등이 가능하게 되는, 품질이 높은 기억 노드 전극 및 기억 노드 콘택트 플러그를 가지는 반도체 기억 장치이다.
또, 본 발명의 반도체 기억 장치의 제조 방법에 의하면, 상기 본 발명의 반도체 기억 장치를 용이하게 제조 가능하고, 기억 노드 콘택트 플러그와 기억 노드 전극 간의 접속 불량의 방지나, 쇼트의 원인으로도 되는 에칭 스토퍼 하층의 절연막 제거의 방지 등이 가능하게 되는, 품질이 높은 기억 노드 전극 및 기억 노드 콘택트 플러그를 가지는 반도체 기억 장치를 제조할 수 있다.

Claims (15)

  1. 기억 노드 전극을 가지는 메모리 커패시터와 트랜지스터를 가지는 메모리 셀이 복수개 배치된 반도체 기억 장치로서,
    기판과,
    상기 기판에 형성된 트랜지스터와,
    상기 트랜지스터를 피복하여 상기 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막에 형성되고, 상기 트랜지스터의 소스·드레인 영역에 달하는 기억 노드 콘택트 홀과,
    상기 기억 노드 콘택트 홀에 매입(埋入)된 기억 노드 콘택트 플러그와,
    상기 기억 노드 콘택트 플러그에 접속하여 형성된 기억 노드 전극과,
    상기 기억 노드 전극의 간극부에서의 상기 제1 절연막의 상층에 형성된 제2 절연막과,
    상기 기억 노드 전극의 상층에 형성된 커패시터 절연막, 및
    상기 커패시터 절연막의 상층에 형성된 플레이트 전극
    을 가지고,
    상기 기억 노드 전극과 상기 기억 노드 콘택트 플러그가, 최소한 상기 기억 노드 콘택트 플러그의 상면 및 측면의 일부에서 접속하여 형성되어 있는
    반도체 기억 장치.
  2. 제1항에 있어서,
    상기 기억 노드 전극과 상기 제2 절연막이, 최소한 상기 제2 절연막의 상면 및 측면의 일부에서 접하여 형성되어 있는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 트랜지스터의 상층에 절연막을 통해 비트선이 형성되어 있고,
    상기 트랜지스터 및 상기 비트선을 상기 제1 절연막이 피복하고 있는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 기억 노드 전극이 실린더형인 반도체 기억 장치.
  5. 기억 노드 전극을 가지는 메모리 커패시터와 트랜지스터를 가지는 메모리 셀이 복수개 배치된 반도체 기억 장치로서,
    기판과,
    상기 기판에 형성된 트랜지스터와,
    상기 트랜지스터를 피복하여 상기 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막에 형성되고, 상기 트랜지스터의 소스·드레인 영역에 달하는 기억 노드 콘택트 홀과,
    상기 기억 노드 콘택트 홀에 매입된 기억 노드 콘택트 플러그와,
    상기 기억 노드 콘택트 플러그에 접속하여 형성된 기억 노드 전극과,
    상기 기억 노드 전극의 간극부에서의 상기 제1 절연막의 상층에 형성된 제2 절연막과,
    상기 기억 노드 전극의 상층에 형성된 커패시터 절연막, 및
    상기 커패시터 절연막의 상층에 형성된 플레이트 전극
    을 가지고,
    상기 기억 노드 전극과 상기 제2 절연막이, 최소한 상기 제2 절연막의 상면 및 측면의 일부에서 접하여 형성되어 있는
    반도체 기억 장치.
  6. 제5항에 있어서,
    상기 트랜지스터의 상층에 절연막을 통해 비트선이 형성되어 있고,
    상기 트랜지스터 및 상기 비트선을 상기 제1 절연막이 피복하고 있는 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 기억 노드 전극이 실린더형인 반도체 기억 장치.
  8. 기억 노드 전극을 가지는 메모리 커패시터와 트랜지스터를 가지는 메모리 셀이 복수개 배치된 반도체 기억 장치의 제조 방법으로서,
    기판에 트랜지스터를 형성하는 공정과,
    상기 트랜지스터를 피복하여 제1 절연막을 형성하는 공정과,
    상기 제1 절연막에 상기 트랜지스터의 소스·드레인 영역에 달하는 기억 노드 콘택트 홀을 개구하는 공정과,
    상기 기억 노드 콘택트 홀 내를 도전체로 매입하여 기억 노드 콘택트 플러그를 형성하는 공정과,
    상기 제1 절연막의 상층에 상기 제1 절연막과 에칭 선택비가 상이한 제2 절연막을 형성하는 공정과,
    상기 제2 절연막의 상층에 상기 제2 절연막과 에칭 선택비가 상이한 제3 절연막을 형성하는 공정과,
    상기 제2 절연막 및 상기 제3 절연막에, 기억 노드 전극을 형성하기 위한 형(型)이 되고, 상기 기억 노드 콘택트 플러그의 최소한 상면을 노출시키는 개구부를 개구하는 공정과,
    상기 제2 절연막에 대하여 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거하는 에칭에 의해, 상기 개구부의 바닥면 및 측벽면을 후퇴시키는 공정 및,
    상기 개구부를 형으로 하여, 상기 제2 절연막과 접촉시키면서, 상기 기억 노드 콘택트 플러그에 접속하여 기억 노드 전극을 형성하는 공정과,
    상기 제2 절연막을 에칭 스토퍼로 하여 상기 제3 절연막을 제거하는 공정과,
    상기 기억 노드 전극의 상층에 커패시터 절연막을 형성하는 공정과,
    상기 커패시터 절연막의 상층에 플레이트 전극을 형성하는 공정
    으로 이루어지는 반도체 기억 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 개구부의 바닥면 및 측벽면을 후퇴시키는 공정에 있어서는,
    상기 바닥면에서 상기 기억 노드 전극이 상기 개구부 내로 볼록하게 돌출되도록 상기 바닥면을 후퇴시키는 반도체 기억 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 개구부의 바닥면 및 측벽면을 후퇴시키는 공정에 있어서는,
    상기 측벽면에서 상기 제2 절연막이 상기 개구부 내로 볼록하게 돌출되도록 상기 측벽면을 후퇴시키는 반도체 기억 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 개구부의 바닥면 및 측벽면을 후퇴시키는 공정에 있어서는,
    등방성(等方性) 에칭에 의해 상기 제2 절연막에 대하여 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거하는 반도체 기억 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 기억 노드 콘택트 플러그를 형성하는 공정에 있어서는,
    상기 기억 노드 콘택트 플러그의 상면 높이가 상기 제1 절연막의 표면 높이와 일치되도록 상기 기억 노드 콘택트 플러그를 형성하는 반도체 기억 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 기억 노드 콘택트 플러그를 형성하는 공정이,
    상기 기억 노드 콘택트 홀의 내부를 매입(埋入)하여 전면(全面)에 도전체를 형성하는 공정과,
    상기 기억 노드 콘택트 홀의 외부에 형성된 상기 도전체를 연마 처리에 의해 제거하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
  14. 제8항에 있어서,
    상기 기억 노드 전극을 형성하는 공정이,
    상기 개구부를 형으로 하여, 상기 제2 절연막과 접촉시키면서, 상기 기억 노드 콘택트 플러그에 접속하여 기억 노드 전극용 층을 형성하는 공정과,
    상기 기억 노드 전극용 층의 상층에 제4 절연막을 형성하는 공정, 및
    상기 제4 절연막의 상면으로부터 연마하여 상기 기억 노드 전극용 층을 각각의 기억 노드 전극으로 분할하는 공정을 포함하고,
    상기 제2 절연막을 에칭 스토퍼로 하여 상기 제3 절연막을 제거하는 공정에서는, 동시에 상기 제4 절연막을 제거하는 반도체 기억 장치의 제조 방법.
  15. 제8항에 있어서,
    상기 제1 절연막 및 상기 제3 절연막을 산화 실리콘에 의해 형성하고, 상기 제2 절연막을 질화 실리콘에 의해 형성하는 반도체 기억 장치의 제조 방법.
KR1019990052048A 1998-11-24 1999-11-23 반도체 기억 장치 및 그 제조 방법 KR100627182B1 (ko)

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