KR100625624B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100625624B1
KR100625624B1 KR1020000001628A KR20000001628A KR100625624B1 KR 100625624 B1 KR100625624 B1 KR 100625624B1 KR 1020000001628 A KR1020000001628 A KR 1020000001628A KR 20000001628 A KR20000001628 A KR 20000001628A KR 100625624 B1 KR100625624 B1 KR 100625624B1
Authority
KR
South Korea
Prior art keywords
insulating film
film
forming
etching
semiconductor device
Prior art date
Application number
KR1020000001628A
Other languages
English (en)
Other versions
KR20000057755A (ko
Inventor
쓰보이오사무
쓰쓰미도모히꼬
요시자와가즈따까
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20000057755A publication Critical patent/KR20000057755A/ko
Application granted granted Critical
Publication of KR100625624B1 publication Critical patent/KR100625624B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 실린더형의 커패시터를 형성하는 경우에서도, 높은 수율로 제조할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
하지 기판(10) 상에 형성된 제1 절연막(60)과, 제1 절연막 상에 형성되고, 제1 절연막과는 에칭 특성이 다른 제2 절연막(61)과, 제2 절연막 상에 돌출하여 형성된 축적 전극(68)을 갖는 커패시터(79)를 갖고, 축적 전극은 제2 절연막의 측부에서 하부로 연재하여 형성되어 있다.
실리콘질화막, BPSG막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도1은 본 발명의 제1 실시예에 의한 반도체 장치를 나타내는 단면도.
도2는 본 발명의 제1 실시예에 의한 반도체 장치를 나타내는 평면도.
도3은 본 발명의 제1 실시예에 의한 반도체 장치를 나타내는 다른 평면도.
도4는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도5는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도6은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도7은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도8은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5).
도9는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6).
도10은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법의 변형례를 나타내는 공정 단면도.
도11은 본 발명의 제2 실시예에 의한 반도체 장치를 나타내는 단면도.
도12는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도13은 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도14는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도15는 종래의 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도16은 종래의 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도17은 종래의 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
(부호의 설명)
10…실리콘 기판 11…소자 영역
12…소자 분리 영역 13… 게이트 절연막
14… 폴리실리콘막 16…텅스텐실리사이드막
18…반사 방지막 20…실리콘질화막
24… 게이트 전극 24a… 게이트 전극
24b… 게이트 전극 26… 소스/드레인 확산층
27… 소스/드레인 확산층 28…측벽 절연막
29… 소스/드레인 확산층 29a…저농도 확산층
29b…고농도 확산층 30… 에칭 스토퍼막
32…층간 절연막 33…콘택트 홀
34…콘택트 홀 35…콘택트 홀
36…도체 플러그 37…도체 플러그
38…실리콘산화막 40…콘택트 홀
41…콘택트 홀 42… 폴리실리콘막
44…텅스텐실리사이드막 46…반사 방지막
54…비트선 55a…배선
55b…배선 59…보호막
60…층간 절연막 61… 에칭 스토퍼막
64…절연막 66… 개구부
68…축적 전극 68a…축적 전극
68b…축적 전극 72…유전체막
77…대향 전극 79…커패시터
80… 에칭 스토퍼막 80a… 에칭 스토퍼막
81… 개구부 81a… 개구부
82…측벽 82a…측벽
84… 개구부 86… 마스크
86a… 마스크 88… 폴리실리콘막
90…반사 방지막 110…실리콘 기판
112…소자 분리 영역 114… 폴리실리콘막
116…텅스텐실리사이드막 118…실리콘산화막
120…실리콘질화막 122…실리콘질화산화막
123…적층막 124… 게이트 전극
126a, 126b… 소스/드레인 확산층 128…측벽 절연막
130… 에칭 스토퍼막 132…층간 절연막
134…콘택트 홀 136a, 136b…도체 플러그
138…실리콘산화막 140…콘택트 홀
142… 폴리실리콘막 144…텅스텐실리사이드막
146…실리콘산화막 148…실리콘질화막
150…실리콘질화산화막 152…적층막
154…비트선 156…측벽 절연막
160…층간 절연막 161… 에칭 스토퍼막
162…콘택트 홀 164…BPSG막
166… 개구부 168…축적 전극
172…탄탈산화막 174…티탄질화막
176… 폴리실리콘막 177…대향 전극
179…커패시터
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관하였다.
DRAM(Dynamic Random Access Memory)는 1개의 메모리 셀이 1개의 전송 트랜지스터와 1개의 커패시터로 구성되고, 작은 면적으로 완성되기 때문에, 대용량화에 적절한 반도체 메모리이다. 최근의 전자 기기 등의 정보 처리량의 증대에 따라서, 전자 기기 등에 이용되는 DRAM에는 더욱 미세화, 대용량화가 요구되고 있다. 그리고 커패시터의 정전 용량을 크게 할 수 있는 것으로부터, 아래와 같은 실린더형의 커패시터를 갖는 DRAM이 이용되어 왔다.
종래의 DRAM의 제조 방법을 도15 내지 도17을 이용하여 설명한다. 도15 내지 도17에 있어서, 좌측은 DRAM의 비트선 방향을 따른 단면도이고, 우측은 DRAM의 워드선 방향을 따른 단면도이다.
도15a에 나타내는 바와 같이, 먼저 LOCOS(LOCal Oxidation of Silicon)법에 의해 실리콘 기판(110) 표면에 소자 분리막(112)을 형성한다. 다음에 실리콘 기판(110) 표면에 게이트 산화막(도시하지 않음)을 형성한다. 다음에 CVD(Chemical Vapor Deposition, 화학 기상 퇴적)법에 의해 전체 면(全面)에 폴리실리콘막(114), 텅스텐실리사이드막(116), 실리콘산화막(118), 실리콘질화막(120), 실리콘질화산화막(122)을 차례로 성막하고, 이들로 이루어지는 적층막(123)을 형성한다.
다음에 적층막(123)을 소정의 형상으로 패터닝함으로써, 폴리실리콘막(114) 및 텅스텐실리사이드막(116)으로 이루어지는 폴리사이드 구조의 게이트 전극(124)을 형성한다. 이 게이트 전극(124)은 도15a의 좌측의 도면에서 지면(紙面) 수직 방향으로 연재하는 다른 전송 트랜지스터의 게이트 전극을 겸하는 워드선으로서 기능한다.
다음에 적층막(123)을 마스크로 해서 실리콘 기판(110)에 불순물 이온을 주입하고, 적층막(123)에 자기 정합으로 소스/드레인 확산층(126a, 126b)을 형성한다. 다음에 전체 면에 실리콘질화막을 형성하고, 실리콘 기판(110), 소자 분리막(112) 및 적층막(123)의 표면이 노출할 때까지 이방성 에칭을 행하고, 이것에 의하여 적층막의 측벽에 측벽 절연막(128)을 형성한다. 이 측벽 절연막(128)은 미세 콘택트의 위치 편향 마진을 크게 확보하기 위해서, SAC(Self aligned Contact, 자기 정합 콘택트)를 형성하기 위한 것이다. 다음에 전면(全面)에 실리콘질화막으로 이루어지는 에칭 스토퍼막(130)을 형성한다.
다음에 CVD법에 의해 막두께 약 0.5㎛의 BPSG(Boro-Phospho-Silicate Glass)막으로 이루어지는 층간 절연막(132)을 형성한다. 그 후, 리플로우법과 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마)법에 의해 층간 절연막(132)의 표면을 평탄화한다. 다음에 소스/드레인 확산층(126b)을 노출하는 콘택트 홀(134)을 측벽 절연막(128)에 자기 정합으로 형성한다. 다음에 콘택트 홀(134) 내에 도체 플러그(136a)를 형성한다(도 15a 참조).
다음으로 전체 면에 CVD법에 의해 막두께 약 0.1㎛의 실리콘산화막(138)을 형성한다. 다음에 소스/드레인 확산층(126a)을 노출하는 콘택트 홀(140)을 측벽 절연막(128)에 자기 정합으로 형성한다. 다음에 전체 면에 CVD법에 의해 폴리실리콘막(142), 텅스텐실리사이드막(144), 실리콘산화막(146), 실리콘질화막(148), 실리콘질화산화막(150)을 차례로 성막하고, 이들로 이루어지는 적층막(152)을 형성한다. 그 후, 적층막(152)을 소정의 형상으로 패터닝함으로써, 폴리실리콘막(142) 및 텅스텐실리사이드막(144)으로 이루어지는 폴리사이드 구조의 비트선(154)을 형성한다(도 15b 참조).
다음으로 전체 면에 실리콘질화막을 형성하고, 실리콘산화막(138) 및 적층막(152)의 표면이 노출할 때까지 이방성 에칭을 행하고, 이것에 의하여 적층막(152)의 측벽에 측벽 절연막(156)을 형성한다. 다음에 전체 면에 층간 절연막(160)을 형성한다. 그 후, CMP법에 의해 층간 절연막(160)의 표면을 평탄화한다. 그 후, 층간 절연막(160) 상에 CVD법에 의해 실리콘질화막으로 이루어지는 에칭 스토퍼막(161)을 형성한다. 다음으로 도체 플러그(136a) 상면을 노출하는 콘택트 홀(162)을 형성한다. 그 후, 콘택트 홀(162) 내에 도체 플러그(136b)를 형성한다(도 16a 참조).
다음으로 전체 면에 CVD법에 의해 막 두께 약 1.7㎛의 BPSG막(164)을 형성한다. 그 후, BPSG막(164)에 도체 플러그(136b) 상면을 노출하는 개구부(166)를 형성한다. 개구부(166)는 후속 공정에서 커패시터(179)의 축적 전극(168)(도 17 참조)을 형성하기 위한 것이다(도 16b 참조).
다음으로 전체 면에, CVD법에 의해 막두께 약 0.05㎛의 폴리실리콘막을 형성한다. 그 후, 전체 면에 도시하지 않는 레지스트를 도포하여 레지스트막을 형성한다. 그 후, CMP법에 의해 BPSG막(164) 표면이 노출할 때까지 폴리실리콘막 및 레지스트막을 연마한다. 이렇게 해서 개구부(166)의 내측에 형성된 폴리실리콘막으로 이루어지는 축적 전극(168)이 형성된다. 다음으로 에칭 스토퍼막(161)을 스토퍼로 해서 HF계의 습식 에칭(wet etching)에 의하여 BPSG막(164)을 제거한다.
다음으로 애싱에 의해서, 축적 전극(168)의 내측에 남겨진 레지스트막을 제거한다. 그 후, 전체 면에 CVD법에 의해 막두께 약 8nm의 탄탈산화막(172)을 형성한다. 이 탄탈산화막(172)은 커패시터(179)의 유전체로서 기능하는 것이다. 그 후, CVD법에 의해 막두께 0.05㎛의 티탄질화막(174), 막두께 0.1㎛의 폴리실리콘막(176)을 차례로 형성하고, 티탄질화막(174) 및 폴리실리콘막(176)으로 이루어지는 커패시터의 대향 전극(177)을 형성한다(도 17 참조).
그러나 종래의 DRAM의 제조 방법에서는 HF계의 습식 에칭에 의하여 BPSG막(164)을 에칭할 때에, 축적 전극(168)이 도체 플러그(136b)로부터 박리되어 버리거나, 도체 플러그(136b) 상면의 근방에서 약액이 스며들어 에칭되지 않아야 할 영역까지도 에칭되어 버리는 일이 있어서, 이것에 의하여 DRAM의 수율이 나쁘게 되고 있었다.
또 DRAM의 더한 미세화를 도모함에 있어서는 커패시터의 용량을 종래와 거의 동등하게 유지하기 위해서 커패시터의 높이를 높게 하여야 하고, 이 때문에 셀부와 셀부 이외의 영역 사이의 단차가 커지고, 콘택트 홀의 개구나 배선의 형성이 곤란해지고 있었다.
또 종래의 DRAM의 제조 방법에서는 주변 회로의 트랜지스터의 게이트 전극과 상부 배선 간의 콘택트를 위해서 스페이스를 확보할 필요가 있어서, 더욱 DRAM의 미세화를 행하는 것이 곤란했다.
또 종래의 DRAM의 제조 방법에서는 비트선(154)이 유전율이 높은 두꺼운 실리콘질화막으로 피복되어 있기 때문에, 비트선(154)과 도체 플러그(136b) 간의 기생 용량이 컸다.
본 발명의 목적은 실린더형의 커패시터를 형성하는 경우라도, 높은 수율로 제조할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다. 또 본 발명의 다른 목적은 주변 회로의 스페이스 절약화를 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다. 또 본 발명의 또 다른 목적은 비트선과 도체 플러그 간의 기생 용량이 작은 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 목적은 하지 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고, 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막과, 상기 제2 절연막 상에 돌출하여 형성된 축적 전극을 갖는 커패시터를 갖고, 상기 축적 전극은 상기 제2 절연막의 측부에서 하부로 연재하여 형성되어 있는 것을 특징으로 하는 반도체 장치에 의하여 달성된다. 이에 따라 축적 전극을 하지에 대하여 확실하게 고정할 수 있으므로, 높은 수율로 제조할 수 있는 반도체 장치를 제공할 수 있다.
또 상기 목적은 하지 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고, 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막과, 상기 제2 절연막 상에 돌출하여 형성된 축적 전극을 갖는 커패시터를 갖고, 상기 축적 전극은 상기 하지 기판에 전기적으로 접속하는 도체 플러그를 겸하는 것을 특징으로 하는 반도체 장치에 의하여 달성된다. 이에 따라 축적 전극이 도체 플러그를 겸하므로, 축적 전극을 하지에 대하여 확실하게 고정할 수 있고, 높은 수율로 제조할 수 있는 반도체 장치를 제공할 수 있다.
또 상기 목적은 하지 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 상기 제2 절연막과는 에칭 특성이 다른 제3 절연막을 형성하는 공정과, 상기 제3 절연막 및 상기 제2 절연막을 관통하여 상기 제1 절연막에 달하고, 상기 제2 절연막의 하부에 도달하는 제1 개구부를 형성하는 공정과, 상기 제1 개구부의 내벽에 상기 하지 기판에 전기적으로 접속된 축적 전극을 형성하는 공정과, 상기 제2 절연막을 에칭 스토퍼로 해서 상기 제3 절연막을 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 달성된다. 이에 따라 제2 절연막의 하부에 도달하는 축적 전극이 형성되므로, 하지에 대하여 축적 전극을 확실하게 고정할 수 있고, 높은 수율로 반도체 장치를 제조할 수 있다.
또 상기 목적은 하지 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과, 상기 제2 절연막에 상기 제1 절연막에 달하는 제1 개구부를 형성하는 공정과, 상기 제1 절연막상 및 상기 제2 절연막 상에 상기 제2 절연막과는 에칭 특성이 다른 제3 절연막을 형성하는 공정과, 상기 제1 개구부가 형성된 영역을 포함하는 영역의 상기 제3 절연막 및 상기 제1 절연막을, 상기 제2 절연막을 에칭 스토퍼로 해서 선택 적으로 에칭하고, 상기 제3 절연막에 제2 개구부를 형성하고, 상기 제1 절연막에 콘택트 홀을 형성하는 공정과, 상기 제2 개구부의 내벽 및 상기 콘택트 홀 내에, 상기 하지 기판에 전기적으로 접속된 축적 전극을 형성하는 공정과, 상기 제2 절연막을 에칭 스토퍼로 해서 상기 제3 절연막을 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 달성된다. 이에 의해서 축적 전극이 도체 플러그와 일체로 형성되므로, 축적 전극을 하지에 대하여 확실하게 고정할 수 있어 높은 수율로 반도체 장치를 제조할 수 있다.
또 상기 목적은 하지 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과, 상기 제2 절연막에 상기 제1 절연막에 달하는 제1 개구부를 형성하는 공정과, 상기 제1 개구부의 내벽에 상기 제1 절연막과는 에칭 특성이 다른 측벽막을 형성하는 공정과, 상기 제2 절연막 및 상기 측벽막을 마스크로서 상기 제1 절연막을 에칭하고, 상기 제1 절연막에 콘택트 홀을 형성하는 공정과, 상기 콘택트 홀 내에 도체 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 달성된다. 이에 따라 미세한 도체 플러그를 형성할 수 있으므로, 집적도가 높은 반도체 장치를 제조할 수 있다.
(발명의 실시예)
[제1 실시예]
본 발명의 제1 실시예에 의한 반도체 장치 및 그 제조 방법을 도1~ 도9를 이용하여 설명한다. 도1은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도이다. 도2는 본 실시예에 의한 반도체 장치를 나타내는 평면도이다. 도3은 본 실시예에 의한 반도체 장치를 나타내는 다른 평면도이다. 도4~ 도9는 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 본 실시예에 의한 반도체 장치는 DRAM이다. 도1의 지면(紙面) 좌측의 도면은 도2 및 도3의 A-A'선 단면도, 즉 DRAM의 비트선을 따른 단면도이고, 지면 우측의 도면은 도2 및 도3의 B-B'선 단면도, 즉 DRAM의 워드선을 따른 단면도이다.
(반도체 장치)
먼저 본 실시예에 의한 반도체 장치를 도1~ 도3을 이용하여 설명한다. 도1 및 도2에 나타내는 바와 같이, 실리콘 기판(10) 표면에는 소자 영역(11)을 획정하는 소자 분리 영역(12)이 형성되어 있고, 획정된 소자 영역(11)에는 도1의 좌측의 도면에서 지면 수직 방향으로 연재하는 게이트 전극(24)과, 소스/드레인 확산층(26, 27)을 갖는 전송 트랜지스터가 형성되어 있다.
전송 트랜지스터의 게이트 전극(24)은 게이트 절연막(13) 상에 형성된 막두께 50nm의 폴리실리콘막(14) 및 막두께 100nm의 텅스텐실리사이드막(16)으로 이루어지는 폴리사이드 구조를 이루는 것이고, 다른 전송 트랜지스터의 게이트 전극을 겸하는 워드선으로도 기능하는 것이다 (도2 참조).
게이트 전극(24)의 폭은 예를 들면 0.18㎛이다. 게이트 전극(24) 상에는 실리콘질화산화막으로 이루어지는 반사 방지막(18)이 형성되어 있고, 반사 방지막(18) 상에는 실리콘질화막(20)이 형성되어 있다. 이들 측벽에는 측벽 절연막(28)이 형성되어 있다. 실리콘 기판(10)에는 게이트 전극(24)에 자기 정합으로 저농도 확산층으로 이루어지는 소스/드레인 확산층(26, 27)이 구성되어 있다.
이와 같이 하여 전송 트랜지스터가 형성된 실리콘 기판(10) 상에는 전체 면에 막두께 20nm의 실리콘질화막으로 이루어지는 에칭 스토퍼막(30)이 형성되어 있고, 또한 전체 면에 막두께 500nm의 BPSG막으로 이루어지는 층간 절연막(32)이 형성되어 있다.
층간 절연막(32)에는 전송 트랜지스터의 한편의 소스/드레인 확산층(27)에 달하는 콘택트 홀(34)이 형성되어 있고, 콘택트 홀(34) 내에는 도체 플러그(36)가 매립되어 있다.
도체 플러그(36)가 매립된 층간 절연막(32) 상에는 막두께 60nm의 실리콘산화막(38)이 형성되어 있다. 실리콘산화막(38) 상에는 콘택트 홀(40)을 통해서 전송 트랜지스터의 소스/드레인 확산층(26)에 접속됨과 동시에, 도1의 좌측의 도면에서 지면 수평 방향으로 연재하는 비트선(54)(도3 참조)이 형성되어 있다. 비트선(54)은 막두께 40nm의 폴리실리콘막(42) 및 막두께 160nm의 텅스텐실리사이드막(44)으로 이루어지는 폴리사이드 구조를 이루는 것이고, 비트선(54) 상에는 실리콘질화산화막(46)이 형성되어 있다.
또한 비트선(54)은 상기의 구조에 한정되는 것은 아니다. 예를 들면, 막두께 40nm의 티탄막, 막두께 20nm의 티탄질화막 및 막두께 100nm의 텅스텐막에 의하여 비트선(54)을 구성하고, 이 비트선(54) 상에 막두께 80nm의 실리콘질화산화막(46)을 형성해도 좋다. W/TiN/Ti 구조의 비트선에는 금속막이 이용되고 있으므로, 비트선(54)의 저(低)저항화를 실현할 수 있다.
본 실시예에 의한 반도체 장치는 비트선(54)의 폭이 120nm로 지극히 좁은 것에 주요한 특징의 1개가 있다. 현재의 포토리소그래피 기술에서는 지극히 파장이 짧은 KrF 엑시머 레이저를 이용한 경우라도, 해상 한계의 최소 치수는 160nm 정도이다. 이에 대해서 본 실시예에 의한 반도체 장치에서는 비트선(54)의 폭이 현재의 포토리소그래피 기술의 해상 한계인 160nm보다도 지극히 좁고, 이 때문에 반도체 장치의 미세화를 실현할 수 있고, 집적도를 향상시킬 수 있게 된다. 이와 같은 폭이 좁은 비트선(54)은 후술하는 본 실시예에 의한 반도체 장치의 제조 방법으로 형성할 수 있다. 또한 본 실시예에 의한 반도체 장치에서는 후술하는 본 실시예에 의한 반도체 장치의 제조 방법을 이용함으로써, 더욱 비트선(54)을 좁게 하는 것도 가능하다.
비트선(54)이 형성된 실리콘산화막(38) 상의 전면에는 막두께 약10∼30nm의 실리콘질화막으로 되는 보호막(59)이 형성되어 있다. 비트선(54)이 얇은 보호막(59)에 의하여 피복되어 있기 때문에, 비트선(54)과 도체 플러그(37) 간의 내압을 향상할 수 있고, 또 위치 편향 마진을 확보할 수 있다.
보호막(59) 상에는 전면에 막두께 700nm의 BPSG막으로 되는 층간 절연막(60)이 형성되어 있다. 층간 절연막(60), 보호막(59) 및 실리콘산화막(38)에는 도체 플러그(36)에 달하는 콘택트 홀(35)이 형성되어 있고, 콘택트 홀(35) 내에는 도체 플러그(37)가 매립되어 있다. 본 실시예에 의한 반도체 장치는 콘택트 홀(35)의 지름이 80nm×80nm로 지극히 작고, 이 미세한 콘택트 홀(35) 내에 도체 플러그(37)가 매립되어 있는 것에 주요한 특징의 1개가 있다. 이와 같은 미세한 콘택트 홀(35)은 후술하는 본 실시예에 의한 반도체 장치의 제조 방법으로 형성할 수 있다. 본 실시예에 의한 반도체 장치는 상술한 바와 같이 비트선(54)의 폭이 지극히 좁고, 콘택트 홀(35)도 미세하기 때문에, 반도체 장치를 미세화한 경우에서도 SAC기술을 이용하는 일이 없이 도체 플러그(37)와 도체 플러그(36)를 접속할 수 있다.
SAC기술을 이용하여 형성된 종래의 반도체 장치에서는 비트선의 측면에 실리콘질화막으로 되는 측벽 절연막이 형성되어 있고, 이러한 측벽 절연막은 기생 용량이 컸다. 이에 대해서 본 실시예에 의한 반도체 장치에서는 SAC기술을 이용하는 일이 없이 미세한 비트선(54)과 미세한 도체 플러그(37)를 형성할 수 있으므로, 비트선(54)의 측면에 기생 용량이 큰 측벽 절연막을 형성할 필요가 없고, 따라서 비트선(54)과 도체 플러그(37) 간의 기생 용량을 저감할 수 있다.
층간 절연막(60) 상에는 막두께 50nm의 실리콘질화막으로 되는 에칭 스토퍼막(61)이 형성되어 있다. 층간 절연막(60) 및 에칭 스토퍼막(61)에는 도체 플러그(37)에 달하는 개구부(66)가 형성되어 있다. 개구부(66)는 에칭 스토퍼막(61) 하의 일부에도 형성되어 있다.
커패시터(79)의 축적 전극(68)은 개구부(66)에 그 일부가 매립되도록 형성되어 있다. 즉 축적 전극(68)은 그 측면의 하부가 에칭 스토퍼막(61)의 하측으로 깊이 들어가서 형성되어 있다. 또 축적 전극(68)은 도체 플러그(37)에 접속되어 있다. 본 실시예에 의한 반도체 장치는 커패시터(79)의 축적 전극(68)이 에칭 스토퍼막(61)의 하측으로 깊이 들어가서 형성되어 있으므로, 축적 전극(68)이 에칭 스토퍼막(61)에 의하여 고정되고, 따라서 축적 전극(68)을 하지에 대하여 확실하게 고정할 수 있다. 이에 따라 축적 전극(68)이 벗겨지는 것을 방지할 수 있고, 반도체 장치의 제조 수율을 향상할 수 있다.
또 본 실시예에 의한 반도체 장치는 축적 전극(68)의 표면에 막질이 거친 조면 폴리실리콘막이 형성되어 있는 것에도 특징이 있다. 조면 폴리실리콘막은 막질이 거칠기 때문에 축적 전극의 표면적을 크게 할 수 있고, 따라서 커패시터(79)의 정전 용량을 크게 할 수 있다.
축적 전극(68) 상 및 에칭 스토퍼막(61) 상에는 전면에 막두께 4nm의 실리콘질화막으로 되는 유전체막(72)이 형성되어 있다. 유전체막(72) 상에는 막두께 1㎛의 폴리실리콘막으로 되는 대향 전극(77)이 형성되어 있다. 이렇게 해서 본 실시예에 의한 반도체 장치가 구성되어 있다.
이와 같이 본 실시예에 의하면, 비트선의 폭이 지극히 좁고, 도체 플러그도 미세하기 때문에, 비트선의 측면에 유전율이 높은 실리콘질화막으로 되는 측벽 절연막을 형성할 필요가 없다. 따라서 비트선과 도체 플러그 간의 기생 용량을 저감할 수 있다.
또 본 실시예에 의하면, 축적 전극의 하단부가 에칭 스토퍼막의 하측으로 깊이 들어가서 형성되어 있으므로, 축적 전극이 에칭 스토퍼막에 의하여 고정된다. 따라서 습식 에칭 등의 프로세스로 축적 전극이 벗겨져 버리는 것을 억제할 수 있어, 높은 수율로 반도체 장치를 제조할 수 있게 된다.
또 본 실시예에 의하면, 얇은 실리콘질화막으로 되는 보호막에 의하여 비트선을 피복하고 있으므로, 비트선과 축적 전극 간의 내압을 확보할 수 있다. 또 보호막에 의하여 비트선과 층간 절연막 간의 밀착성을 향상할 수 있으므로, 비트 상 에 형성된 층간 절연막이 벗겨지는 것을 방지할 수 있다.
(반도체 장치의 제조 방법)
다음에 본 실시예에 의한 반도체 장치의 제조 방법을 도4~ 도9를 이용하여 설명한다. 도4~ 도9의 지면 좌측의 도면은 도2 및 도3의 A-A'선 단면도, 즉 DRAM의 비트선을 따른 단면도이고, 지면 중앙의 도면은 도2 및 도3의 B-B'선 단면도, 즉 DRAM의 워드선을 따른 단면도이고, 지면 우측의 도면은 주변 트랜지스터의 단면도다.
먼저 STI(Shal1ow Trench Isolation)법으로 소자 분리 영역(12)을 형성한다. STI법에 의한 소자 분리 영역(12)은 이하와 같이 하여 형성할 수 있다. 즉 먼저 실리콘 기판(10) 상에 막두께 150nm의 실리콘질화막(도시하지 않음)을 형성한다. 다음에 실리콘질화막을 소자 분리 영역(12)의 형상으로 패터닝한다. 다음에 실리콘질화막을 마스크로 해서 실리콘 기판(10)을 400nm의 깊이까지 에칭한다. 다음에 전면에 CVD법으로 막두께 800nm의 실리콘산화막(도시하지 않음)을 형성한다. 다음에 CMP법으로 실리콘질화막의 표면이 노출할 때까지 실리콘산화막을 연마한다. 다음에 실리콘질화막을 박리한다. 이렇게 해서 STI법으로 소자 분리 영역(12)이 형성되고, 소자 영역(11)(도2 참조)이 획정된다(도4a 참조).
다음에 실리콘 기판(10)에 불순물 이온을 주입함으로써, 소자 영역(11)에 웰(도시하지 않음)을 형성한다. 다음에 실리콘 기판(10)의 표면에 열산화법으로 막두께 6. 5nm의 게이트 산화막(13)을 형성한다.
다음에 CVD법으로 막두께 50nm의 폴리실리콘막(14), 막두께 100nm의 텅스텐실리사이드막(16), 막두께 60nm의 실리콘질화산화막으로 되는 반사 방지막(18), 막두께 130nm의 실리콘질화막(20)을 형성한다. 이렇게 해서 폴리실리콘막(14), 텅스텐실리사이드막(16), 반사 방지막(18) 및 실리콘질화막(20)으로 되는 적층막이 형성된다. 다음에 이 적층막을 게이트 전극(24)의 평면 형상으로 패터닝한다. 이렇게 해서 전송 트랜지스터의 워드선을 겸하는 게이트 전극(24)이 형성되고, 센서 앰프부, 서브워드 디코더부 등의 주변 회로부의 트랜지스터(이하 주변 트랜지스터라고 함)의 게이트 전극(24a, 24b)이 형성된다.
다음에 게이트 전극(24, 24a, 24b)에 자기 정합으로 불순물 이온을 도입함으로써, 소자 영역(11)에 저농도 확산층(26, 27, 29a)을 형성한다. 이에 따라 저농도 확산층으로 되는 소스/드레인 확산층(26, 27)이 구성되게 된다.
다음에 전면에 막두께 60nm의 실리콘질화막을 형성하고, 그 후, 실리콘질화막을 이방성 에칭함으로써 게이트 전극(24, 24a, 24b)의 측면에 막두께 약 50nm의 실리콘질화막으로 되는 측벽 절연막(28)을 형성한다.
다음에 주변 트랜지스터의 소자 영역이 개구하는 포토레지스트 마스크(도시하지 않음)를 형성하고, 이 포토레지스트 마스크를 마스크로 해서 고농도로 불순물 이온을 도입한다. 이에 따라 측벽 절연막(28)이 형성된 게이트 전극(24a, 24b)에 자기 정합으로 불순물 이온이 도입되고, 고농도 확산층(29b)이 형성된다. 이렇게 해서 저농도 확산층(29a) 및 고농도 확산층(29b)으로 되는 LDD(Lightly Doped Drain) 구조의 소스/드레인 확산층(29)이 구성된다.
다음에 전면에 CVD법으로 막두께 20nm의 실리콘질화막으로 되는 에칭 스토퍼막(30)을 형성한다(도4b 참조).
다음에 CVD법으로 막두께 500nm의 BPSG막으로 되는 층간 절연막(32)을 형성한다. 그 후, 층간 절연막(32)의 표면을 리플로우법 및 CMP법으로 평탄화한다. 다음에 SAC기술을 이용하여 게이트 전극(24)을 피복하는 실리콘질화막(20, 30) 및 측벽 절연막(28)에 대하여 높은 선택비로 층간 절연막(32)을 에칭한다. 이에 따라 소스/드레인 확산층(27)에 달하는 콘택트 홀(34)이 형성된다. SAC기술을 이용하여 콘택트 홀(34)을 형성하므로, 포토리소그래피의 위치 편향 마진을 크게 할 수 있다.
다음에 전면에 CVD법으로 폴리실리콘막을 형성한다. 그 후, CMP법으로 층간 절연막(32)의 표면이 노출할 때까지 폴리실리콘막을 연마하고, 콘택트 홀 내에 폴리실리콘막으로 되는 도체 플러그(36)를 형성한다(도5a 참조).
다음에 전면에 CVD법으로 막두께 100nm의 실리콘산화막(38)을 형성한다. 다음에 실리콘질화막(20)에 대하여 선택성이 낮은 조건에서, 주변 트랜지스터의 게이트 전극(24b)에 달하는 콘택트 홀(33)을, 이방성 에칭으로 형성한다. 콘택트 홀(33)을 형성할 때의 에칭 가스로서는, 예를 들면 CHF3가스, Ar가스, O2가스 등으로 되는 혼합 가스를 이용할 수 있다(도5b 참조).
다음에 측벽 절연막(28) 및 실리콘질화막(30)에 대하여 높은 선택비로 실리콘산화막(38) 및 층간 절연막(32)을 에칭하고, 전송 트랜지스터의 소스/드레인 확산층(26)에 달하는 콘택트 홀(40)과, 주변 트랜지스터의 소스/드레인 확산층(29)에 달하는 콘택트 홀(41)을 형성한다. 에칭 조건은, 예를 들면 에칭 가스로서C4F8가스, CHF2가스, Ar가스, O2 가스 등으로 되는 혼합 가스를 이용할 수 있다.
본 실시예에 의한 반도체 장치의 제조 방법에서는 주변 트랜지스터의 게이트 전극(24b)에 달하는 콘택트 홀(33)을 형성하는 공정과, 소스/드레인 확산층(26)에 달하는 콘택트 홀(40)을 형성하는 공정을 별개의 공정에서 하는 것에 특징의 1개가 있다. 이와 같이 별개의 공정에서 콘택트 홀(33, 40)을 형성하는 것은 이하의 이유에 의한 것이다. 즉 콘택트 홀(33)을 형성할 때에는 실리콘질화막(20)을 에칭할 필요가 있기 때문에 실리콘질화막(20)에 대하여 낮은 선택비로 에칭할 필요가 있고, 콘택트 홀(40)을 형성할 때에는 실리콘질화막(20, 30) 및 측벽 절연막(28)에 대하여 높은 선택비로 에칭할 필요가 있기 때문이다.
본 실시예에 의한 반도체 장치의 제조 방법에서는 주변 트랜지스터의 게이트 전극(24b)에 달하는 콘택트 홀(33)을 이전의 공정으로 형성하고, 셀트랜지스터의 소스/드레인 확산층(26)에 달하는 콘택트 홀(40)을 후의 공정으로 형성한다. 이와 같은 순서에서 콘택트 홀(33, 40)을 형성하는 것은 이전의 공정에서 전송 트랜지스터의 소스/드레인 확산층(26)에 달하는 콘택트 홀(40)을 형성하면, 후의 공정에서 게이트 전극(24b)에 달하는 콘택트 홀(33)을 형성할 때에 콘택트 홀(40) 내에 레지스트가 차고, 그 후에 콘택트 홀(40) 내에 찬 레지스트를 확실하게 제거할 수 없어, 도체 플러그(36)와 소스/드레인 확산층(26) 간의 콘택트의 신뢰성의 저하를 초래하기 때문이다. 따라서 본 실시예에서는 주변 트랜지스터의 게이트 전극(24b)에 달하는 콘택트 홀(33)을 형성한 후에, 전송 트랜지스터의 소스/드레인 확산층(26)에 달하는 콘택트 홀(40)을 형성한다(도6a 참조).
다음에 등방성 에칭을 이용하여 콘택트 홀(40, 41) 내에 노출하는 실리콘 기판(10)의 표면을 에칭한다. 에칭 가스로서는 예를 들면 CF4가스, Ar가스 등을 이용할 수 있다. 이에 따라 콘택트 홀(40, 41)을 형성할 때에 데미지를 받은 실리콘 기판(10)의 표면이 에칭되므로, 소스/드레인 확산층(26)과 비트선(54) 간에서 양호한 콘택트를 실현할 수 있고, 소스/드레인 확산층(29)과 배선(55b) 간에서 양호한 콘택트를 실현할 수 있다.
다음에 전면에 CVD법으로 막두께 40nm의 폴리실리콘막(42), 막두께 160nm의 텅스텐실리사이드막(44), 막두께 50nm의 실리콘질화산화막으로 되는 반사 방지막(46)을 차례로 형성한다. 이렇게 해서 폴리실리콘막(42), 텅스텐실리사이드막(44), 반사 방지막(46)으로 되는 적층막이 형성된다.
다음에 RTA(Rapid Thermal Annea1, 단시간 어닐링)법으로 열처리를 한다. 이에 의하여 게이트 전극(24b)과 배선(55a) 간에서 양호한 콘택트를 실현할 수 있다. 열처리 조건은 예를 들면 온도를 1000℃로 하고, 어닐링 시간을 수초부터 수십초로 할 수 있다.
또한 W/TiN/Ti구조의 비트선(54)을 형성하는 경우에는 적층막을 이하와 같이 하여 형성한다. 즉 먼저 전면에 CVD법 또는 스퍼터법으로 막두께 40nm의 티탄막을 형성하고, 그 후, 실리사이드화를 도모하는 RTA법으로 700℃, 30초의 열처리를 한다. 다음에 CVD법 또는 스퍼터법으로 막두께 20nm의 티탄질화막을 형성하고, 그 후, RTA법으로 700℃, 30초의 열처리를 한다. 다음에 CVD법으로 막두께 100nm의 텅스텐막, 막두께 80nm의 실리콘질화산화막을 차례로 형성한다. 이렇게 해서 적층막이 형성된다. 이 경우에는 적층막을 형성하는 과정에서 열처리가 행하여지고 있기 때문에, 또 다른 열처리를 하지 않아도, 게이트 전극(24b)과 배선(55a) 간에서의 양호한 콘택트는 확보할 수 있다.
다음에 적층막을 패터닝하기 위한 포토레지스트 마스크를 형성한다. 본 실시예에 의한 반도체 장치의 제조 방법에서는 미세 가공을 가능하게 하기 때문에, 파장이 짧은 KrF 엑시머 레이저를 이용하여 노광한다. 포토레지스트막의 재료로서는 KrF 엑시머 레이저의 파장에 대응한 화학 증폭형 레지스트를 이용한다. KrF 엑시머 레이저를 이용하여 노광하면, 현재의 기술에서는 해상 한계의 최소 치수는 160nm정도다. 따라서 포토레지스트막의 패턴은 비트선(54)에 대응하는 영역에서, 예를 들면 160nm가 되도록 형성한다.
다음에 플라즈마 에칭법으로 포토레지스트막을 등방성 에칭한다. 이에 따라 비트선(54)에 대응하는 영역에서, 포토레지스트막의 패턴의 폭을 한쪽 편에서, 예를 들면 20nm, 전체로서 예를 들면 40nm 좁게 한다. 이에 따라 비트선(54)에 대응하는 영역에서 포토레지스트 마스크의 폭은 예를 들면 120nm이 된다. 또한 포토레지스트막을 등방성 에칭할 때에는 예를 들면 2주파의 평행 평판형의 에칭 장치를 이용할 수 있다. 인가 전압은 대향 전극 측에 있어서, 예를 들면 27MHz, 500W, 실리콘 기판 측에 있어서 예를 들면 RF(Radio Frequency), 30W으로 할 수 있다.
에칭 가스로서는 예를 들면N2가스, O2 가스로 되는 혼합 가스를 이용할 수 있다. 또 압력은 예를 들면 30mTorr로 할 수 있고, 가스 유량은 N2가스를 150cc/min, O2가스를 15cc/min로 할 수 있다. 에칭 시간은 예를 들면 20초로 할 수 있다. 이에 따라 비트선(54)에 대응하는 영역에서, 예를 들면 폭120nm의 패턴이 형성된 포토레지스트 마스크가 형성된다.
또한 포토레지스트 마스크의 패턴폭은 에칭 시간을 적당히 조정함으로써 설정할 수 있다. 상기에서는 에칭 가스로서 N2가스와 O2가스로 되는 혼합 가스를 이용했지만, 에칭 가스는 상기에 한정되는 것이 아니고, 예를 들면 HBr가스와 O2가스로 되는 혼합 가스 등을 이용해도 좋다.
또 얇은 포토레지스트막을 이용하여 포토레지스트 마스크를 형성하는 경우에는 오존 애셔를 이용하는 것이 바람직하다. 오존 애셔를 이용하면, 포토레지스트막의 기판 수직 방향의 두께가 감소되는 것을 억제할 수 있기 때문이다. 이렇게 해서 형성된 포토레지스트 마스크를 마스크로 해서 적층막을 에칭함으로써, 현재의 포토리소그래피 기술에서의 해상 한계보다 좁은 비트선을 형성할 수 있다.
이와 같이 본 실시예에 의하면, 포토레지스트막을 패터닝한 후에, 또한 포토레지스트막을 등방성 에칭하여 포토레지스트 마스크를 형성하므로, 이 포토레지스트 마스크를 이용하여 현상의 포토리소그래피 기술의 해상 한계보다 좁은 비트선을 형성할 수 있다. 또 본 실시예에 의하면, 주변 트랜지스터의 게이트 전극(54b)과 배선(55a)을 직접 접속할 수 있으므로, 배선(55a)의 레이아웃이 용이해지고, 반도체 장치의 미세화에 기여할 수 있다.
다음에 전면에 CVD법으로 막두께 10∼30nm의 실리콘질화막으로 되는 보호막(59)을 형성한다. 또한 그 후, 보호막(59)을 이방성 에칭함으로써, 비트선(54)의 측벽에만 보호막(59)을 남기도록 해도 좋다. 또 셀어레이부를 피복하는 마스크를 이용하여, 주변 회로부의 보호막(59)만을 에칭하도록 해도 좋다. 단, W/TiN/Ti구조의 비트선과 같이 금속막을 이용한 비트선(54)의 경우에는 비트선(54)과 층간 절연막(60)과의 밀착성이 양호하지 않아서 층간 절연막(60)이 벗겨지기 쉽다. 따라서 이러한 경우에는 보호막(59)을 에칭하는 일이 없이, 전면에 형성된 보호막(58) 상에 층간 절연막(60)을 형성하는 것이 바람직하다.
다음에 전면에 CVD법으로 막두께 700nm의 HDP-USG(High Density Plasma-Undoped Silicate Grass)막으로 되는 층간 절연막(60)을 형성한다. 또한 층간 절연막(60)은 HDP-USG막뿐만 아니라, 예를 들면 BPSG막 등의 다른 절연막을 이용해도 좋다. 다음에 CMP법으로 층간 절연막(60)의 표면을 평탄화한다(도6b 참조).
다음에 층간 절연막(60) 상에 막두께 200nm의 폴리실리콘층으로 되는 에칭 스토퍼막(80)을 형성한다. 또한 에칭 스토퍼막(80)은 층간 절연막(60)을 에칭하여 콘택트 홀(35)을 형성할 때의 에칭 스토퍼로서 기능하기 때문에, 층간 절연막(60)에 대하여 높은 선택비를 갖는 재료를 이용하는 것이 바람직하다. 따라서 에칭 스토퍼막(80)은 폴리실리콘층에 한정되는 것이 아니고, 예를 들면 실리콘질화막이나 알루미나(Al2O3)막 등을 이용해도 좋다.
다음에 에칭 스토퍼막(80)을 패터닝하고, 콘택트 홀(35)에 대응하는 영역의 에칭 스토퍼막(80)에 개구부(81)를 형성한다. 이 때, 기초의 층간 절연막(60)이 에칭되어 버리는 깊이는 예를 들면 100nm이하로 억제하여 두는 것이 바람직하다. 다음에 전면에 막두께 100nm의 폴리실리콘막을 형성한다. 여기서 폴리실리콘막을 이용하고 있는 것은 폴리실리콘막은 후속 공정에서 층간 절연막(60)에 콘택트 홀을 형성할 때에, 층간 절연막(60)에 대하여 높은 선택비를 갖는 재료이기 때문이다. 따라서 폴리실리콘막뿐만 아니라, 층간 절연막(60)에 대하여 높은 선택비를 갖는 막, 예를 들면 실리콘질화막이나 알루미나막 등을 적당히 이용할 수 있다.
다음에 폴리실리콘막을 이방성 에칭하고, 이에 의하여 에칭 스토퍼막(80)의 측면에 측벽(82)을 형성한다. 에칭 스토퍼막(80)의 측면에 측벽(82)이 형성되어 있으므로, 에칭 스토퍼막(80)만큼 지름이 작아진 개구부(84)가 형성된다. 이렇게 해서 에칭 스토퍼막(80) 및 측벽(82)으로 되는 마스크(86)가 구성된다(도7a 참조).
다음에 마스크(86)를 이용하여 층간 절연막(60), 보호막(59) 및 실리콘산화막(38)을 차례로 이방성 에칭하고, 이에 의하여 도체 플러그(36)에 달하는 콘택트 홀(35)을 형성한다. 층간 절연막(60)을 에칭할 때에는 폴리실리콘막으로 되는 에칭 스토퍼막(80), 폴리실리콘막으로 되는 측벽(82) 및 실리콘질화막으로 되는 보호막(59)에 대해서, 층간 절연막(60)을 높은 선택비로 에칭할 수 있도록, 예를 들면 C4F8가스, CH2F 가스, Ar가스 및 O2가스 등으로 되는 혼합 가스를 이용할 수 있다. 또 보호막(59)을 에칭할 때에는 폴리실리콘막으로 되는 에칭 스토퍼막(80), 폴리실리콘막으로 되는 측벽(82) 및 실리콘산화막(38)에 대해서, 보호막(60)을 높은 선택비로 에칭할 수 있도록, 예를 들면 CHF3가스, Ar가스 및 O2가스로 되는 혼합 가스를 이용할 수 있다. 또 CH2F2가스, Ar가스 및 O2가스로 되는 혼합 가스를 이용해도 좋다. 또 실리콘산화막(38)을 에칭할 때에는 폴리실리콘막으로 되는 에칭 스토퍼막(80), 및 폴리실리콘막으로 되는 측벽(82)에 대해서, 실리콘산화막(38)을 높은 선택비로 에칭할 수 있도록, 예를 들면 C4F8가스, CH2F2 가스, Ar가스 및 O2가스로 되는 혼합 가스를 이용할 수 있다. 이렇게 해서 도체 플러그(36)에 달하는 콘택트 홀(35)이 형성되지만, 마스크(86)의 개구부(84)의 직경이 포토리소그래피 기술의 해상 한계보다 작게 되어 있으므로, 미세한 콘택트 홀(35)을 형성할 수 있다.
다음에 전면에 막두께 200nm의 폴리실리콘막을 형성한다. 다음에 CMP법으로 층간 절연막(60)의 표면이 노출할 때까지 폴리실리콘막을 연마하고, 콘택트 홀(35) 내에 폴리실리콘막으로 되는 도체 플러그(37)를 형성한다(도7b 참조). 또한 다음에 전면에 막두께 50nm의 실리콘질화막으로 되는 에칭 스토퍼막(61)을 형성한다. 다음에 전면에 0.8㎛∼1. 2㎛, 바람직하게는 막두께 1㎛의 BPSG막으로 되는 절연막(64)을 형성한다(도8a 참조).
다음에 에칭 스토퍼막(61)을 에칭 스토퍼로서 절연막(64)을 에칭하고, 커패시터(79)의 축적 전극(68)을 형성하는 영역에 대응한 개구부(66)를 형성한다. 다음에 개구부(66) 내에 노출한 에칭 스토퍼막(61)을 에칭하고, 도체 플러그(37)의 상면을 노출한다. 이 때, 에칭 스토퍼막(61)뿐만 아니라, 소정의 깊이까지 층간 절연막(60)을 에칭한다. 층간 절연막(60)을 에칭하는 깊이는, 예를 들면 층간 절연막(60)의 표면에서 100nm정도로 할 수 있다.
다음에 HF계의 습식 에칭에 의해서 에칭 스토퍼막(61) 밑의 층간 절연막(60)에 사이드 에칭을 한다. 이 때의 사이드 에칭의 지면 횡 방향의 거리는 2∼20nm, 예를 들면 10nm정도로 할 수 있다. 이렇게 해서 에칭 스토퍼막(61) 밑에까지 개구부(66)가 형성된다(도8b 참조).
다음에 전면에 CVD법으로 막두께 50nm의 비정질 실리콘막을 형성한다. 이에 따라 비정질 실리콘막은 사이드 에칭된 에칭 스토퍼막(61) 밑에까지 형성된다. 다음에 전면에 막두께 1.3㎛의 레지스트막(도시하지 않음)을 형성하고, 절연막(64)의 표면이 노출할 때까지 비정질 실리콘막 및 레지스트막을 연마한다. 이에 따라 개구부(66) 내에 비정질 실리콘막으로 되는 축적 전극(68)이 형성된다. 다음에 애싱에 의하여 레지스트막을 제거한다. 이렇게 해서 실린더 형상의 축적 전극(68)이 형성된다.
다음에 HF계의 습식 에칭에 의하여 절연막(64)을 에칭한다. 축적 전극(68)이 에칭 스토퍼막(61)의 하측으로 깊이 들어가서 형성되어 있기 때문에, 에칭 스토퍼막(61)에 의하여 축적 전극(68)이 고정되고, HF계의 습식 에칭을 한 경우에서도 축적 전극(68)이 박리되어 버리는 것을 방지할 수 있다(도9a 참조).
다음에 CVD법으로 축적 전극(68)의 표면에 막두께 30nm정도의 요철을 갖는 조면 폴리실리콘을 선택적으로 성장하고, 그 후, 진공 어닐링을 함으로써, 축적 전극(68)의 표면을 조면화한다. 또한 축적 전극(68)의 표면을 조면화하지 않아도 충분한 정전 용량을 갖는 커패시터를 형성할 수 있는 경우에는 축적 전극(68)의 표면을 조면화하지 않아도 좋다. 축적 전극(68)의 표면을 조면화한 경우에는 축적 전극(68) 중의 불순물인 인의 농도가 낮아져 공핍화를 발생하는 경우가 있다. 축적 전극(68)에 공핍화가 발생되는 경우에는 축적 전극(68)을 조면화한 후에, 예를 들면 700℃의 PH3 + 분위기 중에서 어닐링을 하고, 축적 전극(68) 중에 인을 기상 확산하고, 축적 전극(68) 중의 불순물 농도를 증가하면 좋다.
다음에 전면에 NH3분위기 중에서 어닐링을 하고, 축적 전극(68)의 표면을 질화한다. 다음에 CVD법으로 막두께 4nm의 실리콘질화막으로 되는 유전체막(72)을 형성한다. 다음에 커패시터의 특성을 개선하기 위해서, 약800℃의 산화 열처리를 한다. 다음에 막두께 1㎛의 폴리실리콘막으로 되는 대향 전극(77)을 형성한다.
또 상기에서는 실리콘질화막으로 되는 유전체막(72)을 형성했지만, 유전체막(72)은 실리콘질화막에 한정되는 것이 아니고, 예를 들면 Ta2O5막 등의 고유전체막 등을 이용해도 좋다. 이에 따라 높은 정전 용량을 갖는 커패시터(79)를 형성할 수 있다. 예를 들면, Ta2O5막을 유전체막(72)으로서 이용하는 경우에는 먼저 RTN처리에 의하여 축적 전극(68)의 표면을 질화함으로써 실리콘질화막을 형성하고, 그 후, CVD법으로, 예를 들면 막두께 8nm의 Ta2O5막을 형성한다. 다음에 8OO℃ 정도의 산화 열처리 또는 O2플라즈마 어닐링 등을 한다. 그 후, 막두께 50nm의 티탄질화막과 막두께 100nm의 폴리실리콘막을 형성함으로써 대향 전극(77)을 형성한다. 이렇게 해서 Ta2O5막 등의 고유전체막을 유전체막(72)으로서 이용한 커패시터(79)가 형성된다.
이 후, 대향 전극(77) 상에 또한 층간 절연막 등(도시하지 않음)을 형성하고, 또한 배선층 등(도시하지 않음)을 형성함으로써 본 실시예에 의한 반도체 장치 를 제조할 수 있다.
(변형례)
다음에 본 실시예의 변형례에 의한 반도체 장치의 제조 방법을 도10을 이용하여 설명한다. 도10은 본 변형례에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 변형례에 의한 반도체 장치는 다공질의 폴리실리콘막으로 되는 축적 전극(68a)을 형성하는 것에 주요한 특징이 있다.
먼저 개구부(66)를 형성하는 공정까지는 도4a~ 도8b에 나타내는 제1 실시예에 의한 반도체 장치의 제조 방법과 마찬가지이므로 설명을 생략한다.
다음에 전면에 CVD법으로 막두께 50∼100nm의 다공질인 폴리실리콘막을 형성한다. 성막 조건은 예를 들면 성막 온도를 570℃정도로 하고, SiH4가스를 이용할 수 있다. 이와 같은 조건에서 다공질의 폴리실리콘막을 형성한 경우에는 다공질의 폴리실리콘막의 막질은 입경이 큰 그레인이 거칠게 존재하는 막질이 된다.
또 다공질의 폴리실리콘막은 이하와 같이 해도 형성할 수 있다. 즉 막두께 30nm정도의 비정질 실리콘막을 형성하고, 그 후, 성막 온도 570℃에서 SiH4가스를 이용하여 막두께 30nm정도의 폴리실리콘막을 형성하고, 그 후, 560℃, 10-8Torr의 진공 어닐링을 수십분간 함으로써, 그레인을 성장시켜 다공질의 폴리실리콘막을 형성할 수도 있다.
다음에 전면에 막두께 1.3㎛의 레지스트막(도시하지 않음)을 형성하고, 절연막(64)의 표면이 노출할 때까지 다공질인 폴리실리콘막 및 레지스트막을 연마한다. 이에 따라 개구부(66) 내에 다공질인 폴리실리콘막으로 되는 축적 전극(68a)이 형성된다. 다음에 애싱에 의하여 레지스트막을 제거한다. 이렇게 해서 실린더 형상의 축적 전극(68a)이 형성된다(도10a 참조).
다음에 HF계의 습식 에칭에 의하여 절연막(64)을 에칭한다. 본 실시예에서는 축적 전극(68a)으로서 다공질인 폴리실리콘막이 이용되고 있기 때문에, 에칭액이 축적 전극(68a)의 구멍을 통하여 축적 전극(68a)의 내측에서 외측을 향하여 침투하여 간다. 이에 따라 축적 전극(68a)간의 절연막(64)에 에칭액이 조속하게 침투하여 가므로, 축적 전극(68a)간의 절연막(64)이 조속하게 에칭된다. 이에 따라 셀부의 절연막(64)의 에칭을 조속하게 할 수 있기 때문에, 셀부 이외의 영역에 절연막(64)을 남길 수 있다. 구체적으로는 셀부 이외의 영역의 절연막(64)의 막두께는 에칭을 하기 전의 막두께에 대하여 5%∼10%정도 밖에 얇게 되지 않는다. 셀부 이외의 영역에 절연막(64)을 남길 수 있으므로, 종래 발생하고 있던 셀부와 셀부 이외의 영역 간의 단차를 저감할 수 있다.
이와 같이 본 변형례에 의하면, 다공질인 폴리실리콘막으로 되는 축적 전극을 형성하므로, 커패시터의 정전 용량을 크게 할 수 있다. 또 본 변형례에 의하면, 절연막(64)을 에칭할 때에 HF계의 에칭액이 축적 전극의 공을 통하여 침투하므로, 축적 전극간의 절연막(64)을 조속하게 에칭할 수 있고, 셀부 이외의 영역의 절연막(64)을 남길 수 있다. 따라서 실린더형의 커패시터를 갖는 반도체 장치를 제조하는 경우에서도, 셀부와 셀부 이외의 영역과의 단차를 저감할 수 있다.
[제2 실시예]
본 발명의 제2 실시예에 의한 반도체 장치 및 그 제조 방법을 도11~ 도14를 이용하여 설명한다.
도11은 본 실시예에 의한 반도체 장치를 나타내는 단면도다. 도12~ 도14는 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도다. 도1~ 도10에 나타내는 제1 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여서 설명을 생략 또는 간결하게 한다.
(반도체 장치)
먼저 본 실시예에 의한 반도체 장치를 도11을 이용하여 설명한다. 본 실시예에 의한 반도체 장치는 축적 전극과 도체 플러그가 소위 듀얼더머신 구조가 되고 있는 것에 주요한 특징이 있다. 도11에 나타내는 바와 같이, 층간 절연막(60) 상에는 에칭 반코트막(80a)이 형성되어 있고, 에칭 스토퍼막(80a)의 개구부(81a)의 내측에는 폴리실리콘막으로 되는 측벽(82a)이 형성되어 있다. 측벽(82a)은 에칭 스토퍼막(80a) 밑에, 그 일부가 깊이 들어가서 형성되어 있다.
축적 전극(68b)은 도체 플러그와 일체로 형성되어 있고, 축적 전극(68b)이 도체 플러그(36)에 달하도록 형성되어 있다. 축적 전극(68b)이 도체 플러그와 일체로 형성되어 있으므로, 축적 전극(68b)을 하지에 대하여 확실하게 고정할 수 있고, HF계의 습식 에칭을 했을 때에 축적 전극(68b)이 박리되어 버리는 것을 억제할 수 있다.
또 축적 전극(68b)의 재료에는 폴리실리콘막이 이용되고 있다. 축적 전극(68b)과 측벽(82a)이 마찬가지의 재료를 이용하여 형성되어 있기 때문에, 축적 전극(68b)과 측벽(82a)과의 밀착성이 높다. 또한 측벽(82a)은 에칭 스토퍼막(80a) 밑으로 깊이 들어가서 형성되어 있으므로, 축적 전극(68b)을 하지에 대하여 확실하게 고정할 수 있고, HF계의 습식 에칭을 했을 때에 축적 전극(68b)이 박리되어 버리는 것을 억제할 수 있다.
(반도체 장치의 제조 방법)
다음에 본 실시예에 의한 반도체 장치의 제조 방법을 도12~ 도14를 이용하여 설명한다.
먼저 층간 절연막(60)을 형성하는 공정까지는 도3a~ 도6b에 나타내는 제1 실시예에 의한 반도체 장치의 제조 방법과 마찬가지이므로, 설명을 생략한다. 다음에 전면에 200nm의 실리콘질화막으로 되는 에칭 스토퍼막(80a)을 형성한다. 에칭 스토퍼막(80a)의 재료로서 실리콘질화막을 이용하고 있는 것은 층간 절연막(60)을 에칭할 때에 높은 선택비가 얻어지기 때문이다. 또한 에칭 스토퍼막은 도전막이어도 좋지만, 도전막의 경우는 후속 공정에서 제거하지 않으면 안 되기 때문에, 절연막을 이용하는 것이 바람직하다.
다음에 에칭 스토퍼막(80a)을 패터닝한다. 이 때, 층간 절연막(60)이 에칭되는 깊이는 층간 절연막(60)의 표면에서 100nm정도의 깊이로 억제하여 두는 것이 바람직하다.
다음에 HF계의 습식 에칭에 의해서, 에칭 스토퍼막(80a) 하의 층간 절연막(60)을 사이드 에칭한다. 이에 따라 후속 공정으로 형성하는 측벽(82a)이 에 칭 스토퍼막(80a) 밑에까지 형성되므로, 측벽(82a)을 에칭 스토퍼막(80a)에 확실하게 고정할 수 있다. 또한 사이드 에칭을 할 때의 층간 절연막(60)의 에칭량은 도12a의 지면 좌우 방향으로, 2∼20nm, 예를 들면 10nm정도로 할 수 있다.
다음에 전면에 CVD법으로 막두께 100nm의 폴리실리콘막을 형성한다. 다음에 폴리실리콘막을 이방성 에칭함으로써, 에칭 스토퍼막(80a)의 개구부(81a)의 내측에 측벽(82a)을 형성한다. 에칭 스토퍼막의 개구부(81a)의 내측에 측벽(82a)이 형성되므로, 측벽(82a)의 두께만큼 개구부(81a)의 직경이 작게 되고, 예를 들면 개구부의 경이 80nm×80nm이 된다. 또한 폴리실리콘막을 형성할 때의 막두께는 소망의 두께의 측벽(82a)을 형성함으로써 소망의 직경의 개구부(84a)를 형성할 수 있도록, 적당히 설정하는 것이 바람직하다. 또한 측벽(82a)의 재료는 높은 선택비로 층간 절연막(60)을 에칭할 수 있으면 다른 재료를 이용해도 좋고, 예를 들면 실리콘질화막 등을 이용할 수 있다. 이렇게 해서 에칭 스토퍼막(80a) 및 측벽 절연막(82a)으로 되는 마스크(86a)가 구성된다(도12a 참조).
다음에 전면에 CVD법으로 막두께 0. 8∼1. 2㎛, 예를 들면 1 ㎛의 BPSG막으로 되는 절연막(64)을 형성한다. 다음에 전면에 CVD법으로 막두께 100nm의 폴리실리콘막(88)을 형성한다. 다음에 전면에 CVD법으로 막두께 30nm의 실리콘질화산화막으로 되는 반사 방지막(90)을 형성한다(도12b 참조).
다음에 반사 방지막(90), 폴리실리콘막(88)을 패터닝하고, 반사 방지막(90)을 제거한다. 다음에 폴리실리콘막(88)을 마스크로 해서 마스크(86a)에 대하여 높은 선택비로 절연막(64), 층간 절연막(60), 보호막(59) 및 실리콘산화막(38)을 에 칭하고, 이에 따라 커패시터의 축적 전극을 형성하기 위한 개구부(66)와 도체 플러그(36)에 달하는 콘택트 홀(35a)을 형성한다(도13a 참조).
다음에 전면에 막두께 50nm의 폴리실리콘막을 형성한다. 다음에 전면에 막두께 1.3㎛의 레지스트막을 형성하고, CMP법으로 절연막(64)의 표면이 노출할 때까지 폴리실리콘막 및 레지스트막을 연마한다. 다음에 애싱으로 축적 전극(68)의 내측의 레지스트막을 제거한다. 이렇게 해서 도체 플러그(36)에 달하는 도전체 플러그가 일체 형성되어 축적 전극(68b)이 형성된다.
다음에 HF계의 습식 에칭에 의해서 절연막(64)을 에칭한다. 본 실시예에 의한 반도체 장치의 제조 방법에서는 도체 플러그와 일체 형성된 축적 전극(68a)이 형성되어 있으므로, 하지에 대하여 축적 전극(68b)이 확실하게 고정되고 있다. 또한 축적 전극(68b)과 마찬가지의 재료로 되는 측벽(82a)이 에칭 스토퍼막(80a) 밑으로 깊이 들어가서 형성되어 있으므로, 축적 전극(68b)이 또한 확실하게 고정되고, 축적 전극(68b)이 벗겨지는 것을 또한 억제할 수 있다.
이와 같이 본 실시예에 의하면, 축적 전극이 도체 플러그와 일체로 형성되어 있으므로, 축적 전극을 하지에 대하여 확실하게 고정할 수 있다. 따라서 HF계의 습식 에칭을 했을 때에 축적 전극이 박리되어 버리는 것을 억제할 수 있다.
또 본 실시예에 의하면, 에칭 스토퍼막 밑으로 깊이 들어가서 형성된 측벽이 축적 전극과 마찬가지의 재료로 형성되어 있으므로, 축적 전극을 하지에 대하여 또한 확실하게 고정할 수 있다.
또 본 실시예에 의하면, 도체 플러그를 매립하기 위한 콘택트 홀과, 축적 전극을 형성하기 위한 개구부를 동일한 공정으로 형성하므로, 간편한 공정으로 반도체 장치를 제조할 수 있다.
또 본 실시예에 의하면, 에칭 스토퍼막으로서 절연막을 이용하고 있으므로, 절연막을 제거할 필요가 없어 공정을 간략화할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정하지 않고 여러가지 변형이 가능하다.
예를 들면, 제1 실시예에서는 에칭 스토퍼막(80)으로서 폴리실리콘막을 이용했지만, 에칭 스토퍼막(80)으로서 절연막을 이용해도 좋다. 에칭 스토퍼막(80)으로서 절연막을 이용하면, 에칭 스토퍼막(80)을 제거할 필요가 없기 때문에, 공정을 간략화할 수 있다.
또 제1 실시예에서는 도체 플러그(36)와 도체 플러그(37)를 별개로 형성했지만, 도체 플러그(36)와 도체 플러그(37)를 일체로 형성해도 좋다. 즉 도체 플러그(37)를 형성할 때에, 소스/드레인 확산층(27)에 달하는 콘택트 홀을 형성하고, 이 콘택트 홀 내에 소스/드레인 확산층(27)에 달하는 도체 플러그를 형성해도 좋다.
또 제2 실시예에서는 축적 전극(68b)과 도체 플러그(36)를 별개로 형성했지만, 축적 전극(68b)과 도체 플러그(36)를 일체로 형성해도 좋다. 즉 축적 전극(68b)을 형성할 때에, 소스/드레인 확산층(27)에 달하는 콘택트 홀을 형성하고, 이 콘택트 홀 내에 소스/드레인 확산층(27)에 달하는 축적 전극(68b)을 형성해도 좋다.
또 제1 실시예에서는 전송 트랜지스터의 소스/드레인 확산층(26)에 달하는 콘택트 홀(40)과 주변 트랜지스터의 소스/드레인 확산층(29)에 달하는 콘택트 홀(41)을 동일한 공정으로 형성했지만, 콘택트 홀(41)은 반드시 콘택트 홀(40)을 형성하는 것과 동일한 공정으로 형성할 필요는 없고, 콘택트 홀(33)을 형성하는 것과 동일한 공정으로 형성해도 좋다.
또 제1 실시예에서는 절연막(64)을 에칭한 후에 축적 전극(68)의 표면에 조면 폴리실리콘막을 형성했지만, 절연막(64)을 에칭하기 전에 축적 전극(68)의 내면에 조면 폴리실리콘막을 형성해도 좋다.
또 제1 실시예에서는 절연막(64)을 에칭한 후에 축적 전극(68)의 표면에 조면 폴리실리콘막을 형성했지만, 조면 폴리실리콘막으로 되는 축적 전극(68)을 형성해도 좋다. 즉 절연막(64)에 개구부(66)를 형성한 후에, 전면에 조면 폴리실리콘막을 형성하고, 이 조면 폴리실리콘막으로 되는 축적 전극을 형성해도 좋다.
또 제2 실시예에서는 측벽(82a)의 재료로서 축적 전극(68b)과 마찬가지의 재료를 이용했지만, 하지에 대하여 축적 전극(68b)을 확실하게 고정할 수 있다면, 반드시 측벽(82a)의 재료를 축적 전극(68b)의 재료와 마찬가지로 하지 않아도 좋다.
또 제1 및 제2 실시예에서는 실린더형의 커패시터를 예로 설명했지만, 커패시터의 형상은 실린더형에 한정되는 것이 아니고, 온갖 형상의 커패시터에 적용할 수 있고, 예를 들면 기둥형의 커패시터 등에 적용해도 좋다. 기둥형의 커패시터를 형성하는 경우에는 예를 들면, 도8b 또는 도13a에 나타내는 개구부(66)를 형성한 후에, CVD법으로 전면에 막두께 200nm의 폴리실리콘막을 형성하고, 그 후, CMP법으로 절연막(64)의 표면이 노출할 때까지 폴리실리콘막을 연마함으로써, 폴리실리콘막으로 되는 기둥형의 축적 전극을 형성할 수 있다.
또 제2 실시예에서는 측벽(82a)을 형성했지만, 축적 전극을 도체 플러그와 일체로 형성함으로써 하지에 대하여 확실하게 고정할 수 있다면, 반드시 측벽(82a)을 형성하지 않아도 좋다.
또 제1 및 제2 실시예에서는 비트선의 폭을 120nm로 했지만, 비트선의 폭은 120nm에 한정되는 것이 아니고, 적당히 설정할 수 있다. 본 발명의 기술을 이용하면, 폭 200nm이하의 미세한 비트선을 적당히 형성할 수 있고, 예를 들면 50∼160nm의 폭으로 적당히 설정해도 좋다.
또 제1 및 제2 실시예에서는 콘택트 홀의 경을 80nm×80nm로 했지만, 콘택트 홀의 지름은 80nm×80nm에 한정되는 것이 아니고, 적당히 설정할 수 있다. 본 발명의 기술을 이용하면 200nm×200nm이하의 경의 미세한 콘택트 홀을 적당히 형성할 수 있고, 예를 들면 50nm×50nm∼160nm×160nm의 경에 적당히 설정해도 좋다.
또 제1 및 제2 실시예에서는 축적 전극에 조면 폴리실리콘막을 이용했지만, 축적 전극은 조면 폴리실리콘막으로 형성하는 것에 한정되는 것이 아니고, 실린더형 등으로 함으로써 커패시터의 정전 용량을 필요한 정도로 확보할 수 있다면, 축적 전극에 조면 폴리실리콘막을 이용하지 않아도 좋고, 예를 들면 통상의 폴리실리콘막 등을 이용해도 좋다.
또 제2 실시예에서는 측벽(82a)을 에칭 스토퍼막(80a) 밑으로 깊이 들어가서 형성했지만, 축적 전극(68b)을 하지에 대하여 확실하게 고정할 수 있다면, 반드시 측벽(82a)을 에칭 스토퍼막(80a) 밑으로 깊이 들어가서 형성하지 않아도 좋다.
또 제1 및 제2 실시예에서는 비트선을 피복하는 보호막을 형성했지만, 비트선과 도체 플러그 간의 내압 또는 비트선과 축적 전극 간의 내압을 충분히 확보할 수 있는 경우에는 보호막을 형성하지 않아도 좋다.
또 제1 실시예에서는 CMP법으로 마스크(86)를 제거했지만, 마스크(86)의 재료로서 절연막을 이용한 경우에는 마스크(86)를 제거하지 않아도 좋다.
이상 설명한 바와 같이, 본 발명은 상기 실시예에는 한정되지 않지만, 상기 실시예를 정리하면, 상기 목적은 하지 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고, 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막과, 상기 제2 절연막 상에 돌출하여 형성된 축적 전극을 갖는 커패시터를 갖고, 상기 축적 전극은 상기 제2 절연막의 측부에서 하부로 연재하여 형성되어 있는 것을 특징으로 하는 반도체 장치에 의하여 달성된다. 이에 따라 축적 전극을 하지에 대하여 확실하게 고정할 수 있으므로, 높은 수율로 제조할 수 있는 반도체 장치를 제공할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 축적 전극은 상기 제1 절연막에 매립된 도체 플러그를 통해서 상기 하지 기판에 전기적으로 접속되어 있는 것이 바람직하다.
또 상기 목적은 하지 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고, 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막과, 상기 제2 절연막 상에 돌출하여 형성된 축적 전극을 갖는 커패시터를 갖고, 상기 축적 전극은 상기 하지 기판에 전기적으로 접속하는 도체 플러그를 겸하는 것을 특징으로 하는 반도체 장치에 의하여 달성된다. 이에 따라 축적 전극이 도체 플러그를 겸하므로, 축적 전극을 하지에 대하여 확실하게 고정할 수 있고, 높은 수율로 제조할 수 있는 반도체 장치를 제공할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 축적 전극이 상기 제2 절연막을 관통하는 개구부의 측벽에 상기 제1 절연막과는 에칭 특성이 다른 재료로 되는 측벽막을 더 갖는 것이 바람직하다. 이에 따라 축적 전극을 하지에 대하여 또한 확실하게 고정할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 측벽막은 상기 제2 절연막의 측부에서 하부로 연재하여 형성되어 있는 것이 바람직하다. 이에 따라 측벽을 하지에 대하여 확실하게 고정할 수 있고, 나아가서는 축적 전극을 하지에 대하여 확실하게 고정할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 커패시터는 상기 제2 절연막 상에 돌출하는 실린더형의 커패시터인 것이 바람직하다. 이에 따라 커패시터의 정전 용량을 크게 할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 축적 전극은 다공질의 도전막으로 형성되어 있는 것이 바람직하다. 이에 따라 커패시터의 정전 용량을 크게 할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 하지 기판 상에 형성된 배선층을 더 갖고, 상기 배선층과 상기 도체 플러그 사이에 존재하는 절연막이 에칭 특성의 거의 동일한 막으로 구성되어 있고, 상기 도체 플러그의 경은 0.2㎛ 이하인 것이 바람직하다. 이에 따라 제1 도체 플러그가 미세하고, 제1 배선층의 측면에 측벽 절연막이 형성되어 있지 않기 때문에, 제1 배선층과 도체 플러그와의 기생 용량을 작게 할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 하지 기판 상에 형성된 배선층을 더 갖고, 상기 배선층과 상기 도체 플러그 사이에 존재하는 절연막이 에칭 특성의 거의 동일한 막으로 구성되어 있고, 상기 배선층의 배선폭은 0.2㎛ 이하인 것이 바람직하다. 이에 따라 제1 배선층이 미세하고, 제1 배선층의 측면에 측벽 절연막이 형성되어 있지 않기 때문에, 제1 배선층과 도체 플러그와의 기생 용량을 작게 할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 하지 기판 상에 형성된 배선층과, 상기 배선층의 적어도 측면에 형성된, 상기 제1 절연막과 에칭 특성이 다른 제3 절연막을 더 갖고, 상기 제1 절연막은 상기 제3 절연막과 상기 도체 플러그 간에도 형성되어 있고, 상기 도체 플러그의 지름은 0.2㎛ 이하인 것이 바람직하다. 이에 따라 배선층과 도체 플러그 간의 내압을 확보할 수 있으므로, 반도체 장치의 신뢰성을 향상할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 하지 기판 상에 형성된 배선층과, 상기 배선층의 적어도 측면에 형성된, 상기 제1 절연막과 에칭 특성이 다른 제3 절연막을 더 갖고, 상기 제1 절연막은 상기 제3 절연막과 상기 도체 플러그 간에도 형성되어 있고, 상기 배선층의 배선폭은 0.2㎛ 이하인 것이 바람직하다. 이에 따라 배선층과 도체 플러그 간의 내압을 확보할 수 있으므로, 반도체 장치의 신뢰성을 향상할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 배선층은 비트선이고, 상기 비트선의 폭이 상기 하지 기판에 형성된 워드선의 폭보다 좁은 것이 바람직하다. 이에 따라 비트선이 미세하므로, 집적도가 높은 반도체 장치를 제공할 수 있다.
또 상기의 반도체 장치에 있어서, 상기 하지 기판은 반도체 기판 상에 제3 절연막을 통해서 형성된 주변 회로용의 트랜지스터의 게이트 전극과, 상기 게이트 전극의 상면 및 측면을 피복하는 제4 절연막과, 상기 반도체 기판상 및 상기 제4 절연막 상에 형성되고, 상기 제4 절연막과는 에칭 특성이 다른 제5 절연막과, 상기 제5 절연막 상에 형성되고, 상기 제5 절연막을 관통하여 전송 트랜지스터의 소스/드레인 확산층에 접속된 비트선과, 상기 제4 절연막 및 상기 제5 절연막을 관통하여 상기 게이트 전극에 접속되고, 상기 비트선과 동일한 도전층으로 되는 배선층을 갖는 것이 바람직하다. 이에 따라 주변 회로용의 트랜지스터의 게이트 전극과 배선층을 직접 접속할 수 있으므로, 반도체 장치의 집적도를 높일 수 있다.
또 상기 목적은 하지 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 상기 제2 절연막과는 에칭 특성이 다른 제3 절연막을 형성하는 공정과, 상기 제3 절연막 및 상기 제2 절연막을 관통하여 상기 제1 절연막에 달하고, 상기 제2 절연막의 하부에 도달하는 제1 개구부를 형성하는 공정과, 상기 제1 개구부의 내벽에 상기 하지 기판에 전기적으로 접속된 축적 전극을 형성하는 공정과, 상기 제2 절연막을 에칭 스토퍼로 해서 상기 제3 절연막을 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 달성된다. 이에 따라 제2 절연막의 하부에 도달하는 축적 전극이 형성되므로, 하지에 대하여 축적 전극을 확실하게 고정할 수 있어, 높은 수율로 반도체 장치를 제조할 수 있다.
또 상기의 반도체 장치의 제조 방법에 있어서, 상기 제1 절연막을 형성하는 공정에서는 상기 제1 절연막에 매립된 도체 플러그를 형성하고, 상기 축적 전극을 형성하는 공정에서는 상기 도체 플러그를 통해서 상기 하지 기판에 전기적으로 접속된 상기 축적 전극을 형성하는 것이 바람직하다.
또 상기 목적은 하지 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과, 상기 제2 절연막에 상기 제1 절연막에 달하는 제1 개구부를 형성하는 공정과, 상기 제1 절연막 상 및 상기 제2 절연막 상에 상기 제2 절연막과는 에칭 특성이 다른 제3 절연막을 형성하는 공정과, 상기 제1 개구부가 형성된 영역을 포함하는 영역의 상기 제3 절연막 및 상기 제1 절연막을, 상기 제2 절연막을 에칭 스토퍼로 해서 선택적으로 에칭하고, 상기 제3 절연막에 제2 개구부를 형성하고, 상기 제1 절연막에 콘택트 홀을 형성하는 공정과, 상기 제2 개구부의 내벽 및 상기 콘택트 홀 내에 상기 하지 기판에 전기적으로 접속된 축적 전극을 형성하는 공정과, 상기 제2 절연막을 에칭 스토퍼로 해서 상기 제3 절연막을 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 달성된다. 이에 따라 축적 전극이 도체 플러그와 일체로 형성되므로, 축적 전극을 하지에 대하여 확실하게 고정할 수 있고, 높은 수 율로 반도체 장치를 제조할 수 있다.
또 상기의 반도체 장치의 제조 방법에 있어서, 상기 제1 개구부를 형성하는 공정에서는 상기 제2 절연막의 하부에 도달하는 상기 제1 개구부를 형성하고, 상기 제1 개구부를 형성하는 공정의 후에, 상기 제1 개구부의 내벽에 상기 제1 절연막과는 에칭 특성이 다른 측벽막을 형성하는 공정을 더 갖고, 상기 제2 개구부 및 상기 콘택트 홀을 형성하는 공정에서는 상기 제2 절연막 및 상기 측벽막을 에칭 스토퍼로 해서 상기 제3 절연막 및 상기 제1 절연막을 에칭하는 것이 바람직하다. 이에 따라 미세한 도체 플러그를 형성할 수 있으므로, 집적도가 높은 반도체 장치를 제조할 수 있다.
또 상기의 반도체 장치의 제조 방법에 있어서, 상기 축적 전극을 형성하는 공정에서는 다공질의 도전막으로 되는 상기 축적 전극을 형성하는 것이 바람직하다. 이에 따라 다공질의 도전막의 구멍을 통하여 제3 절연막에 에칭액이 침투하고, 축적 전극의 주위의 제3 절연막을 조속하게 에칭할 수 있다. 이 때문에 셀부를 뺀 영역의 제3 절연막을 남길 수 있고, 셀부와 셀부를 뺀 영역과의 단차를 작게 할 수 있다.
또 상기 목적은 하지 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과, 상기 제2 절연막에 상기 제1 절연막에 달하는 제1 개구부를 형성하는 공정과, 상기 제1 개구부의 내벽에 상기 제1 절연막과는 에칭 특성이 다른 측벽막을 형성하는 공정과, 상기 제2 절연막 및 상기 측벽막을 마스크로 해서 상기 제1 절연막을 에칭하 고, 상기 제1 절연막에 콘택트 홀을 형성하는 공정과, 상기 콘택트 홀 내에 도체 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 달성된다. 이에 따라 미세한 도체 플러그를 형성할 수 있으므로, 집적도가 높은 반도체 장치를 제조할 수 있다.
또 상기의 반도체 장치의 제조 방법에 있어서, 상기 제1 절연막을 형성하는 공정의 전에, 상기 하지 기판 상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 상에 제1 폭의 배선 패턴을 갖는 포토 마스크를 형성하는 공정과, 상기 포토 마스크를 에칭하고, 상기 포토 마스크의 폭을 상기 제1 폭보다 좁은 제2 폭으로 성형하는 공정과, 상기 포토 마스크를 이용하여 상기 제1 도전막을 에칭하고, 상기 하지 기판 상에 상기 제1 도전막으로 되는 상기 제2 폭의 비트선을 형성하는 공정을 더 갖는 것이 바람직하다. 이에 따라 미세한 비트선을 형성할 수 있으므로, 집적도가 높은 반도체 장치를 제조할 수 있다.
또 상기의 반도체 장치의 제조 방법에 있어서, 상기 비트선을 형성하는 공정의 후, 상기 제1 절연막을 형성하는 공정의 전에, 상기 비트선의 적어도 측면에 상기 제1 절연막과 에칭 특성이 다른 제4 절연막을 형성하는 공정을 더 갖는 것이 바람직하다. 이에 따라 비트선과 도체 플러그 간의 내압을 확보할 수 있어, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
또 상기의 반도체 장치의 제조 방법에 있어서, 상기 제1 절연막을 형성하는 공정의 전에, 반도체 기판 상에 제4 절연막을 통해서 형성된 제1 배선층 및 제2 배선층을 형성하는 공정과, 상기 제1 배선층의 상면 및 측면 및 상기 제2 배선층의 상면 및 측면에 제5 절연막을 각각 형성하는 공정과, 상기 반도체 기판상 및 상기 제5 절연막 상에 상기 제5 절연막과는 에칭 특성이 다른 제6 절연막을 형성하는 공정과, 상기 제5 절연막 및 상기 제6 절연막에 상기 제1 배선층에 달하는 제1 콘택트 홀을 형성하는 공정과, 상기 제6 절연막에 상기 제2 배선층을 피복하는 상기 제5 절연막에 자기 정합으로 상기 하지 기판에 달하는 제2 콘택트 홀을 형성하는 공정을 더 갖는 것이 바람직하다. 이에 따라 제1 콘택트 홀을 통해서 제1 배선층과 상부 배선을 접속할 수 있으므로, 집적도가 높은 반도체 장치를 제조할 수 있다.
또 상기의 반도체 장치의 제조 방법에 있어서, 상기 제2 콘택트 홀을 형성하는 공정의 후에, 상기 제1 콘택트 홀 내, 상기 제2 콘택트 홀 내 및 상기 제6 절연막 상에 제1 도전막을 형성하는 공정과, 900℃ 이상의 열처리를 하는 공정을 더 갖는 것이 바람직하다. 이에 따라 제1 도전막과 제1 배선층 간에서 양호한 콘택트를 실현할 수 있다.
이상과 같이 본 발명에 의하면, 비트선의 폭이 지극히 좁고, 도체 플러그도 미세하기 때문에, 비트선의 측면에 유전율이 높은 실리콘질화막으로 되는 측벽 절연막을 형성할 필요가 없다. 따라서 비트선과 도체 플러그 간의 기생 용량을 저감할 수 있다.
또 본 발명에 의하면, 축적 전극의 하단부가 에칭 스토퍼막의 하측으로 깊이 들어가서 형성되어 있으므로, 축적 전극이 에칭 스토퍼막에 의하여 고정된다. 따라서 습식 에칭 등의 프로세스에서 축적 전극이 벗겨져 버리는 것을 억제할 수 있고, 높은 수율로 반도체 장치를 제조하는 것이 가능해진다.
또 본 발명에 의하면, 다공질인 폴리실리콘막으로 되는 축적 전극을 형성하므로, HF계의 에칭액이 축적 전극의 구멍을 통하여 침투하여, 축적 전극 간의 절연막을 조속하게 에칭할 수 있다. 이 때문에 셀부 이외의 영역의 절연막을 남길 수 있고, 실린더형의 커패시터를 갖는 반도체 장치를 제조하는 경우에서도, 셀부와 셀부 이외의 영역과의 단차를 저감할 수 있다.
또 본 발명에 의하면, 도체 플러그와 일체로 형성된 축적 전극이 형성되어 있고, 에칭 스토퍼막 밑으로 깊이 들어가서 형성된 측벽이 축적 전극과 마찬가지의 재료로 형성되어 있으므로, 하지에 대하여 축적 전극을 확실하게 고정할 수 있다. 또한 도체 플러그를 매립하기 위한 콘택트 홀과, 축적 전극을 형성하기 위한 개구부를 동일한 공정으로 형성하므로, 간편한 공정으로 반도체 장치를 제조할 수 있다. 또 본 발명에 의하면, 에칭 스토퍼막으로서 절연막을 이용하므로, 절연막을 제거할 필요가 없어, 공정을 간략화할 수 있다.
또 본 발명에 의하면, 주변 트랜지스터의 게이트 전극에 달하는 콘택트 홀과 셀 트랜지스터의 소스/드레인 확산층에 달하는 콘택트 홀을 별개의 공정으로 형성하므로, 측벽 절연막 등에 대하여 다른 선택비로 에칭하여, 각각의 콘택트 홀을 형성할 수 있다. 이 콘택트 홀을 통해서 주변 트랜지스터의 게이트 전극과 상부 배선을 접속할 수 있으므로, 또 다른 반도체 장치의 미세화를 실현할 수 있다.
또 본 발명에 의하면, 얇은 실리콘질화막으로 되는 보호막에 의하여 비트선을 피복하고 있으므로, 비트선과 축적 전극 간의 내압을 확보할 수 있다. 또 보호 막에 의하여 비트선과 층간 절연막 간의 밀착성을 향상할 수 있으므로, 비트 상에 형성된 층간 절연막이 벗겨지는 것을 방지할 수 있다.

Claims (15)

  1. 하지 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성되고, 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막과,
    상기 제2 절연막 상에 돌출하여 형성된 축적 전극을 갖는 커패시터를 갖고,
    상기 축적 전극은 상기 제2 절연막의 측부에서 하부로 연재하여 형성되고,
    상기 축적 전극은 다공질의 도전막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 축적 전극은 상기 제1 절연막에 매립된 도체 플러그를 통해서 상기 하지 기판에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 하지 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성되고, 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막과,
    상기 제2 절연막 상에 돌출하여 형성된 축적 전극을 갖는 커패시터를 갖고,
    상기 축적 전극은 상기 하지 기판에 전기적으로 접속하는 도체 플러그를 겸하고,
    상기 축적 전극이 상기 제2 절연막을 관통하는 개구부의 측벽에, 상기 제1 절연막과는 에칭 특성이 다른 재료로 이루어지는 측벽막을 더 갖는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제3항에 있어서,
    상기 측벽막은 상기 제2 절연막의 측부에서 하부로 연재하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제3항 또는 제5항에 있어서,
    상기 축적 전극은 다공질의 도전막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제3항 또는 제5항 중 어느 한 항에 있어서,
    상기 하지 기판은,
    반도체 기판 상에 제3 절연막을 통해서 형성된 주변 회로용의 트랜지스터의 게이트 전극과,
    상기 게이트 전극의 상면 및 측면을 덮는 제4 절연막과,
    상기 반도체 기판 상 및 상기 제4 절연막 상에 형성되고, 상기 제4 절연막과는 에칭 특성이 다른 제5 절연막과,
    상기 제5 절연막 상에 형성되고, 상기 제5 절연막을 관통하여 전송 트랜지스터의 소스/드레인 확산층에 접속된 비트선과,
    상기 제4 절연막 및 상기 제5 절연막을 관통하여 상기 게이트 전극에 접속되고, 상기 비트선과 동일한 도전층으로 이루어지는 배선층을 갖는 것을 특징으로 하는 반도체 장치.
  8. 하지 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 상기 제2 절연막과는 에칭 특성이 다른 제3 절연막을 형성하는 공정과,
    상기 제3 절연막 및 상기 제2 절연막을 관통하여 상기 제1 절연막에 달하고, 상기 제2 절연막의 하부에 도달하는 제1 개구부를 형성하는 공정과,
    상기 제1 개구부의 내벽에 상기 하지 기판에 전기적으로 접속된 축적 전극을 형성하는 공정과,
    상기 제2 절연막을 에칭 스토퍼로 해서 상기 제3 절연막을 에칭하는 공정을 갖고,
    상기 축적 전극을 형성하는 공정에서는 다공질의 도전막으로 이루어지는 상기 축적 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 절연막을 형성하는 공정에서는 상기 제1 절연막에 매립된 도체 플러그를 형성하고,
    상기 축적 전극을 형성하는 공정에서는 상기 도체 플러그를 통해서 상기 하지 기판에 전기적으로 접속된 상기 축적 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 하지 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과,
    상기 제2 절연막에 상기 제1 절연막에 달하는 제1 개구부를 형성하는 공정과,
    상기 제1 절연막 상 및 상기 제2 절연막 상에 상기 제2 절연막과는 에칭 특성이 다른 제3 절연막을 형성하는 공정과,
    상기 제1 개구부가 형성된 영역을 포함하는 영역의 상기 제3 절연막 및 상기 제1 절연막을, 상기 제2 절연막을 에칭 스토퍼로 해서 선택적으로 에칭하여, 상기 제3 절연막에 제2 개구부를 형성하고, 상기 제1 절연막에 콘택트 홀을 형성하는 공정과,
    상기 제2 개구부의 내벽 및 상기 콘택트 홀 내에, 상기 하지 기판에 전기적으로 접속된 축적 전극을 형성하는 공정과,
    상기 제2 절연막을 에칭 스토퍼로 해서 상기 제3 절연막을 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 개구부를 형성하는 공정에서는 상기 제2 절연막의 하부에 도달하는 상기 제1 개구부를 형성하고,
    상기 제1 개구부를 형성하는 공정의 후에, 상기 제1 개구부의 내벽에 상기 제1 절연막과는 에칭 특성이 다른 측벽막을 형성하는 공정을 더 갖고,
    상기 제2 개구부 및 상기 콘택트 홀을 형성하는 공정에서는 상기 제2 절연막 및 상기 측벽막을 에칭 스토퍼로 해서 상기 제3 절연막 및 상기 제1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 축적 전극을 형성하는 공정에서는 다공질의 도전막으로 이루어지는 상기 축적 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 절연막을 형성하는 공정의 전에,
    상기 하지 기판 상에 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 상에 제1 폭의 배선 패턴을 갖는 포토 마스크를 형성하는 공정과,
    상기 포토 마스크를 에칭하여, 상기 포토 마스크의 폭을 상기 제1 폭보다 좁은 제2 폭으로 성형하는 공정과,
    상기 포토 마스크를 이용하여 상기 제1 도전막을 에칭하여, 상기 하지 기판 상에 상기 제1 도전막으로 이루어지는 상기 제2 폭의 비트선을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 비트선을 형성하는 공정의 후, 상기 제1 절연막을 형성하는 공정의 전에, 상기 비트선의 적어도 측면에 상기 제1 절연막과 에칭 특성이 다른 제4 절연막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 절연막을 형성하는 공정의 전에,
    반도체 기판 상에 제4 절연막을 통해서 형성된 제1 배선층 및 제2 배선층을 형성하는 공정과,
    상기 제1 배선층의 상면 및 측면 그리고 상기 제2 배선층의 상면 및 측면에 제5 절연막을 각각 형성하는 공정과,
    상기 반도체 기판 상 및 상기 제5 절연막 상에 상기 제5 절연막과는 에칭 특성이 다른 제6 절연막을 형성하는 공정과,
    상기 제5 절연막 및 상기 제6 절연막에 상기 제1 배선층에 달하는 제1 콘택트 홀을 형성하는 공정과,
    상기 제6 절연막에 상기 제2 배선층을 덮는 상기 제5 절연막에 자기 정합으로 상기 하지 기판에 달하는 제2 콘택트 홀을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020000001628A 1999-01-22 2000-01-14 반도체 장치 및 그 제조 방법 KR100625624B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP99-14555 1999-01-22
JP1455599 1999-01-22
JP30648499A JP4070919B2 (ja) 1999-01-22 1999-10-28 半導体装置及びその製造方法
JP99-306484 1999-10-28

Publications (2)

Publication Number Publication Date
KR20000057755A KR20000057755A (ko) 2000-09-25
KR100625624B1 true KR100625624B1 (ko) 2006-09-20

Family

ID=26350504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000001628A KR100625624B1 (ko) 1999-01-22 2000-01-14 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (3) US6459112B1 (ko)
JP (1) JP4070919B2 (ko)
KR (1) KR100625624B1 (ko)
TW (1) TW475256B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4679713B2 (ja) * 2000-11-30 2011-04-27 パナソニック株式会社 電界放射型電子源の製造方法
TW548832B (en) 2001-03-08 2003-08-21 Hitachi Ltd Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device
JP2002329796A (ja) * 2001-04-27 2002-11-15 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US7008547B2 (en) * 2002-03-14 2006-03-07 Sarnoff Corporation Solid phase sensors
JP2004047754A (ja) * 2002-07-12 2004-02-12 Renesas Technology Corp 半導体装置およびその製造方法
KR100513307B1 (ko) * 2003-02-11 2005-09-07 삼성전자주식회사 등방성 식각 공정을 이용하여 신뢰성 있는 고성능커패시터를 형성하는 방법
KR100522544B1 (ko) * 2003-04-03 2005-10-19 삼성전자주식회사 캐패시터를 구비하는 반도체 장치 및 그 제조 방법
US7049203B2 (en) * 2003-04-30 2006-05-23 Samsung Electronics Co., Ltd. Semiconductor device having a capacitor and method of fabricating same
JP5000084B2 (ja) * 2003-08-13 2012-08-15 三星電子株式会社 導電パッドのシリンダースタックキャパシタにおけるストレージノード、半導体素子及び半導体素子の製造方法
KR100546363B1 (ko) * 2003-08-13 2006-01-26 삼성전자주식회사 콘케이브 형태의 스토리지 노드 전극을 갖는 반도체메모리 소자 및 그 제조방법
DE102004052141B4 (de) * 2004-10-22 2007-10-18 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur
DE102005038219B4 (de) * 2005-08-12 2008-11-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator in einer Leitbahnlage und Verfahren zum Herstellen derselben
JP4959979B2 (ja) 2005-12-21 2012-06-27 エルピーダメモリ株式会社 半導体記憶装置の製造方法
JP5105866B2 (ja) * 2006-12-28 2012-12-26 東京エレクトロン株式会社 キャパシタ電極の製造方法、エッチング方法およびエッチングシステム、ならびに記憶媒体
KR20080062022A (ko) * 2006-12-29 2008-07-03 동부일렉트로닉스 주식회사 플래쉬 기억 소자의 형성 방법
US7994020B2 (en) * 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US9184213B2 (en) * 2010-01-29 2015-11-10 Hewlett-Packard Development Company, L.P. Nanoscale switching device
US8686486B2 (en) * 2011-03-31 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Memory device
CN108269789B (zh) * 2016-12-30 2022-05-03 联华电子股份有限公司 电容器结构及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011665B1 (en) * 1993-12-31 1997-07-12 Hyundai Electronics Ind Method of capacitor fabrication in semiconductor
KR980006389A (ko) * 1996-06-29 1998-03-30 김주용 반도체 메모리 장치의 전하저장전극 형성 방법
KR19980026619A (ko) * 1996-10-10 1998-07-15 김광호 반도체장치의 콘택홀 형성방법
KR19990005482A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치의 전하저장 전극 형성방법
KR20000012056A (ko) * 1998-07-30 2000-02-25 윌리엄 비. 켐플러 플러그 크라운 메모리 셀
KR20000035618A (ko) * 1998-11-24 2000-06-26 이데이 노부유끼 반도체 기억 장치 및 그 제조 방법
KR100381019B1 (ko) * 1996-06-29 2003-07-07 주식회사 하이닉스반도체 반도체 메모리 장치의 전하저장전극 형성방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2954263B2 (ja) * 1990-03-22 1999-09-27 沖電気工業株式会社 半導体装置の製造方法
KR950000660B1 (ko) * 1992-02-29 1995-01-27 현대전자산업 주식회사 고집적 소자용 미세콘택 형성방법
KR960005251B1 (ko) * 1992-10-29 1996-04-23 삼성전자주식회사 반도체 메모리장치의 제조방법
US5436188A (en) * 1994-04-26 1995-07-25 Industrial Technology Research Institute Dram cell process having elk horn shaped capacitor
JP2725652B2 (ja) 1995-08-11 1998-03-11 日本電気株式会社 半導体記憶装置
JPH09191084A (ja) * 1996-01-10 1997-07-22 Nec Corp 半導体装置及びその製造方法
US6083831A (en) * 1996-03-26 2000-07-04 Micron Technology, Inc. Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor
KR100506101B1 (ko) * 1996-11-14 2006-04-21 텍사스 인스트루먼츠 인코포레이티드 메모리 셀 어레이 제조방법 및 메모리 셀 어레이
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
US6107172A (en) * 1997-08-01 2000-08-22 Advanced Micro Devices, Inc. Controlled linewidth reduction during gate pattern formation using an SiON BARC
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
TW406417B (en) * 1998-08-06 2000-09-21 United Microelectronics Corp Manufacture of the cylinder-type capacitor of DRAM

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011665B1 (en) * 1993-12-31 1997-07-12 Hyundai Electronics Ind Method of capacitor fabrication in semiconductor
KR980006389A (ko) * 1996-06-29 1998-03-30 김주용 반도체 메모리 장치의 전하저장전극 형성 방법
KR100381019B1 (ko) * 1996-06-29 2003-07-07 주식회사 하이닉스반도체 반도체 메모리 장치의 전하저장전극 형성방법
KR19980026619A (ko) * 1996-10-10 1998-07-15 김광호 반도체장치의 콘택홀 형성방법
KR19990005482A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치의 전하저장 전극 형성방법
KR20000012056A (ko) * 1998-07-30 2000-02-25 윌리엄 비. 켐플러 플러그 크라운 메모리 셀
KR20000035618A (ko) * 1998-11-24 2000-06-26 이데이 노부유끼 반도체 기억 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US7157330B2 (en) 2007-01-02
US20050158962A1 (en) 2005-07-21
US20020167039A1 (en) 2002-11-14
JP2000277711A (ja) 2000-10-06
JP4070919B2 (ja) 2008-04-02
TW475256B (en) 2002-02-01
US6921693B2 (en) 2005-07-26
US6459112B1 (en) 2002-10-01
KR20000057755A (ko) 2000-09-25

Similar Documents

Publication Publication Date Title
KR100625624B1 (ko) 반도체 장치 및 그 제조 방법
US6583002B2 (en) Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry
US5858829A (en) Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines
US5686337A (en) Method for fabricating stacked capacitors in a DRAM cell
US20060180843A1 (en) Methods of forming electronic devices including electrodes with insulating spacers thereon
JPH10321814A (ja) Ｄｒａｍセルキャパシタ電極用の平坦化技法
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US6544883B2 (en) Method of manufacturing semiconductor device
US6228736B1 (en) Modified method for forming cylinder-shaped capacitors for dynamic random access memory (DRAM)
US6352896B1 (en) Method of manufacturing DRAM capacitor
US6107155A (en) Method for making a more reliable storage capacitor for dynamic random access memory (DRAM)
US5989954A (en) Method for forming a cylinder capacitor in the dram process
KR100303158B1 (ko) 반도체기억장치및그제조방법
US6080619A (en) Method for manufacturing DRAM capacitor
KR100480905B1 (ko) 반도체장치의제조방법
KR0183742B1 (ko) 반도체장치의 콘택 형성방법
US6429478B1 (en) Semiconductor device which increases the capacity of a capacitor without deepening the contact hole
JP2001230383A (ja) 半導体集積回路装置の製造方法
US20060086959A1 (en) Semiconductor device
KR19980081869A (ko) 반도체 장치 및 그 제조 방법
JPH1084090A (ja) 半導体記憶装置及びその製造方法
JPH11354752A (ja) 半導体記憶装置の製造方法
KR20000067132A (ko) 반도체 장치의 콘택 제조 방법
JPH10303383A (ja) 半導体装置、半導体記憶装置及びその製造方法
KR20000067425A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 13