JPH11354752A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH11354752A JPH11354752A JP10174122A JP17412298A JPH11354752A JP H11354752 A JPH11354752 A JP H11354752A JP 10174122 A JP10174122 A JP 10174122A JP 17412298 A JP17412298 A JP 17412298A JP H11354752 A JPH11354752 A JP H11354752A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 下部電極を所望の高さに正確且つ安定に形成
し、キャパシタ容量の大きなシリンダ状のメモリキャパ
シタを形成する。 【解決手段】 開孔１２を埋め込む多結晶シリコン膜１
３上に、酸化膜１４及び多結晶シリコン膜１５を形成
し、これらを分断する。このとき、多結晶シリコン膜１
５の存在により酸化膜１４の高さが初期値に保たれる。
続いて、多結晶シリコン膜１６を形成し、全面を異方性
エッチングすることで、各酸化膜１４毎に多結晶シリコ
ン膜１６を分断するとともに、多結晶シリコン膜１５を
除去して酸化膜１４の上面を露出させる。このとき、多
結晶シリコン膜１６が酸化膜１４と多結晶シリコン膜１
５の側面に残り、多結晶シリコン膜１５，１６からスト
レージノード電極１７が形成される。
し、キャパシタ容量の大きなシリンダ状のメモリキャパ
シタを形成する。 【解決手段】 開孔１２を埋め込む多結晶シリコン膜１
３上に、酸化膜１４及び多結晶シリコン膜１５を形成
し、これらを分断する。このとき、多結晶シリコン膜１
５の存在により酸化膜１４の高さが初期値に保たれる。
続いて、多結晶シリコン膜１６を形成し、全面を異方性
エッチングすることで、各酸化膜１４毎に多結晶シリコ
ン膜１６を分断するとともに、多結晶シリコン膜１５を
除去して酸化膜１４の上面を露出させる。このとき、多
結晶シリコン膜１６が酸化膜１４と多結晶シリコン膜１
５の側面に残り、多結晶シリコン膜１５，１６からスト
レージノード電極１７が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、例えば、ＤＲＡＭ等のメモリキ
ャパシタを有する半導体記憶装置に適用して特に好適な
ものである。
びその製造方法に関し、例えば、ＤＲＡＭ等のメモリキ
ャパシタを有する半導体記憶装置に適用して特に好適な
ものである。
【０００２】
【従来の技術】近時では、半導体素子の微細化及び高集
積化が進行している。それに伴って、代表的な半導体記
憶装置であるＤＲＡＭにおいては、そのメモリキャパシ
タの実効的なメモリセル容量を大きくするため、下部電
極（ストレージノード電極）と上部電極（セルプレート
電極）とが誘電体膜を介して対向配置されてなる、いわ
ゆるスタック型のメモリキャパシタが広く用いられてい
る。このようなメモリキャパシタでは、ストレージノー
ド電極とセルプレート電極との対向面積によりそのメモ
リセル容量が決まる。
積化が進行している。それに伴って、代表的な半導体記
憶装置であるＤＲＡＭにおいては、そのメモリキャパシ
タの実効的なメモリセル容量を大きくするため、下部電
極（ストレージノード電極）と上部電極（セルプレート
電極）とが誘電体膜を介して対向配置されてなる、いわ
ゆるスタック型のメモリキャパシタが広く用いられてい
る。このようなメモリキャパシタでは、ストレージノー
ド電極とセルプレート電極との対向面積によりそのメモ
リセル容量が決まる。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
素子の微細化及び高集積化が更に進むと、メモリキャパ
シタに求められる蓄積容量は変わらないままで、その占
有面積は減少することになる。この場合、ストレージノ
ード電極とセルプレート電極との実効的な対向面積を稼
ぐためには、ストレージノード電極の膜厚を大きくせざ
るを得ない。そして、このメモリキャパシタの高さを主
原因の一つとして生じるメモリセル部とその周辺回路部
との段差に起因して、後工程に行われるフォトリソグラ
フィーで解像不良が発生し易くなる。
素子の微細化及び高集積化が更に進むと、メモリキャパ
シタに求められる蓄積容量は変わらないままで、その占
有面積は減少することになる。この場合、ストレージノ
ード電極とセルプレート電極との実効的な対向面積を稼
ぐためには、ストレージノード電極の膜厚を大きくせざ
るを得ない。そして、このメモリキャパシタの高さを主
原因の一つとして生じるメモリセル部とその周辺回路部
との段差に起因して、後工程に行われるフォトリソグラ
フィーで解像不良が発生し易くなる。
【０００４】メモリキャパシタのストレージノード電極
の表面積を稼ぐ技術の一例が、特開平５−１３６３７１
号公報に開示されている。この技術は、第１の導電膜及
び酸化膜を形成した後に、これらを島状にパターニング
し、これを覆うように第２の導電膜を形成し、この第２
の導電膜の全面を異方性エッチングして第１の導電膜及
び酸化膜の側面のみに残し、酸化膜を除去することで、
第１の及び第２の導電膜からなるシリンダ状のストレー
ジノード電極を形成する手法である。また、特開平６−
２６０６０９号公報に開示されているように、コンタク
ト孔の内壁を覆うように前記第２の導電膜に相当する導
電膜を形成し、ストレージノード電極を形成するシリン
ダ状に形成する手法も案出されている。
の表面積を稼ぐ技術の一例が、特開平５−１３６３７１
号公報に開示されている。この技術は、第１の導電膜及
び酸化膜を形成した後に、これらを島状にパターニング
し、これを覆うように第２の導電膜を形成し、この第２
の導電膜の全面を異方性エッチングして第１の導電膜及
び酸化膜の側面のみに残し、酸化膜を除去することで、
第１の及び第２の導電膜からなるシリンダ状のストレー
ジノード電極を形成する手法である。また、特開平６−
２６０６０９号公報に開示されているように、コンタク
ト孔の内壁を覆うように前記第２の導電膜に相当する導
電膜を形成し、ストレージノード電極を形成するシリン
ダ状に形成する手法も案出されている。
【０００５】ところが、特開平５−１３６３７１号公報
の技術では、第２の導電膜の異方性エッチング時には、
隣接する島状の酸化膜をそれぞれ覆うように第２の導電
膜を完全に分断することが必要であるが、このとき分断
の完全を期すためにエッチング時間を長くすると、必然
的に酸化膜もエッチングされ、ストレージノード電極の
高さが低くなってしまって十分なキャパシタ容量を得る
ことができなくなるという重大な問題がある。また、特
開平６−２６０６０９号公報の技術では、前記導電膜と
シリンダの底部との接続が不安定となって倒壊の危険性
が大きく、キャパシタ容量を稼ぐために前記導電膜を高
く形成することが困難となる。
の技術では、第２の導電膜の異方性エッチング時には、
隣接する島状の酸化膜をそれぞれ覆うように第２の導電
膜を完全に分断することが必要であるが、このとき分断
の完全を期すためにエッチング時間を長くすると、必然
的に酸化膜もエッチングされ、ストレージノード電極の
高さが低くなってしまって十分なキャパシタ容量を得る
ことができなくなるという重大な問題がある。また、特
開平６−２６０６０９号公報の技術では、前記導電膜と
シリンダの底部との接続が不安定となって倒壊の危険性
が大きく、キャパシタ容量を稼ぐために前記導電膜を高
く形成することが困難となる。
【０００６】そこで、本発明の目的は、近時の要求であ
る半導体素子の更なる微細化及び高集積化に応えて、下
部電極を所望の高さに正確且つ安定に形成し、キャパシ
タ容量の大きなシリンダ状のメモリキャパシタを形成す
ることを可能とする半導体記憶装置の製造方法を提供す
ることである。
る半導体素子の更なる微細化及び高集積化に応えて、下
部電極を所望の高さに正確且つ安定に形成し、キャパシ
タ容量の大きなシリンダ状のメモリキャパシタを形成す
ることを可能とする半導体記憶装置の製造方法を提供す
ることである。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、ゲート及び一対の不純物拡散層を有する
アクセストランジスタと、下部電極と上部電極とが容量
絶縁膜を介して対向して容量結合するメモリキャパシタ
とを備えた半導体記憶装置の製造方法であって、前記ア
クセストランジスタを覆う第１の絶縁膜を形成する工程
と、前記第１の絶縁膜をパターニングして、一方の前記
不純物拡散層の表面の一部を露出させる開孔を形成する
工程と、前記開孔内を充填するように前記第１の絶縁膜
上に第１の導電膜を堆積する工程と、前記第１の導電膜
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
上に、当該第２の絶縁膜よりエッチング速度の低いエッ
チングストッパー膜を堆積する工程と、前記エッチング
ストッパー膜、前記第２の絶縁膜及び前記第１の導電膜
をパターニングして、前記各開孔毎に対応するように島
状に分断する工程と、島状の前記エッチングストッパー
膜、前記第２の絶縁膜及び前記第１の導電膜を覆うよう
に第２の導電膜を堆積する工程と、前記第２の導電膜の
全面を異方性エッチングし、前記第２の絶縁膜及び第１
の導電膜の側面のみに前記第２の導電膜を残すととも
に、前記エッチングストッパー膜を除去して前記第２の
絶縁膜の上部を露出させる工程と、前記第２の絶縁膜を
除去し、前記第１及び第２の導電膜からなる前記下部電
極を形成する工程と、前記下部電極の表面を覆うように
前記容量絶縁膜を形成する工程と、前記容量絶縁膜を介
して前記下部電極を覆うように前記上部電極を形成する
工程とを有する。
の製造方法は、ゲート及び一対の不純物拡散層を有する
アクセストランジスタと、下部電極と上部電極とが容量
絶縁膜を介して対向して容量結合するメモリキャパシタ
とを備えた半導体記憶装置の製造方法であって、前記ア
クセストランジスタを覆う第１の絶縁膜を形成する工程
と、前記第１の絶縁膜をパターニングして、一方の前記
不純物拡散層の表面の一部を露出させる開孔を形成する
工程と、前記開孔内を充填するように前記第１の絶縁膜
上に第１の導電膜を堆積する工程と、前記第１の導電膜
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
上に、当該第２の絶縁膜よりエッチング速度の低いエッ
チングストッパー膜を堆積する工程と、前記エッチング
ストッパー膜、前記第２の絶縁膜及び前記第１の導電膜
をパターニングして、前記各開孔毎に対応するように島
状に分断する工程と、島状の前記エッチングストッパー
膜、前記第２の絶縁膜及び前記第１の導電膜を覆うよう
に第２の導電膜を堆積する工程と、前記第２の導電膜の
全面を異方性エッチングし、前記第２の絶縁膜及び第１
の導電膜の側面のみに前記第２の導電膜を残すととも
に、前記エッチングストッパー膜を除去して前記第２の
絶縁膜の上部を露出させる工程と、前記第２の絶縁膜を
除去し、前記第１及び第２の導電膜からなる前記下部電
極を形成する工程と、前記下部電極の表面を覆うように
前記容量絶縁膜を形成する工程と、前記容量絶縁膜を介
して前記下部電極を覆うように前記上部電極を形成する
工程とを有する。
【０００８】本発明の半導体記憶装置の製造方法の一態
様例は、前記エッチングストッパー膜、前記第２の絶縁
膜及び前記第１の導電膜をパターニングした後、島状の
前記第２の絶縁膜を湿式エッチングして側面から細らせ
る工程を更に有する。
様例は、前記エッチングストッパー膜、前記第２の絶縁
膜及び前記第１の導電膜をパターニングした後、島状の
前記第２の絶縁膜を湿式エッチングして側面から細らせ
る工程を更に有する。
【０００９】本発明の半導体記憶装置の製造方法の一態
様例は、前記第１の絶縁膜を堆積した後、前記第１の絶
縁膜上に当該第１の絶縁膜よりエッチング速度の低い第
３の絶縁膜を形成する工程を更に有し、前記第３及び第
１の絶縁膜に前記開孔を形成する。
様例は、前記第１の絶縁膜を堆積した後、前記第１の絶
縁膜上に当該第１の絶縁膜よりエッチング速度の低い第
３の絶縁膜を形成する工程を更に有し、前記第３及び第
１の絶縁膜に前記開孔を形成する。
【００１０】本発明の半導体記憶装置の製造方法の一態
様例においては、前記エッチングストッパー膜が前記第
２の導電膜と同じ材料からなり、前記第２の導電膜を異
方性エッチングする際に前記エッチングストッパー膜を
同時に除去する。
様例においては、前記エッチングストッパー膜が前記第
２の導電膜と同じ材料からなり、前記第２の導電膜を異
方性エッチングする際に前記エッチングストッパー膜を
同時に除去する。
【００１１】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１及び第２の導電膜並びに前記
エッチングストッパー膜が多結晶シリコン膜からなる。
様例においては、前記第１及び第２の導電膜並びに前記
エッチングストッパー膜が多結晶シリコン膜からなる。
【００１２】
【作用】本発明においては、第２の絶縁膜上にエッチン
グストッパー膜を形成するため、第１の導電膜及び第２
の絶縁膜を各開孔（ストレージコンタクト孔）毎に対応
するように分断する際に、第１の導電膜が確実に分断さ
れるまでエッチングしても、エッチングストッパー膜に
より第２の絶縁膜が保護されてその高さが低くなること
なく初期値に保たれる。従って、ストレージノード電極
が十分な高さを有し大きな記憶容量を備えたメモリキャ
パシタが形成されることになる。
グストッパー膜を形成するため、第１の導電膜及び第２
の絶縁膜を各開孔（ストレージコンタクト孔）毎に対応
するように分断する際に、第１の導電膜が確実に分断さ
れるまでエッチングしても、エッチングストッパー膜に
より第２の絶縁膜が保護されてその高さが低くなること
なく初期値に保たれる。従って、ストレージノード電極
が十分な高さを有し大きな記憶容量を備えたメモリキャ
パシタが形成されることになる。
【００１３】更に、本発明においては、第１の導電膜及
び第２の絶縁膜を島状に分断した後、各第２の絶縁膜を
湿式エッチングして側面から細らせることにより、第１
の導電膜の第２の導電膜との接続面積が増加する。その
ため、ストレージノード電極を高く形成する場合でも、
第１の導電膜と第２の導電膜が確実に接続され、倒壊の
危険が少ない安定したメモリキャパシタが形成されるこ
とになる。
び第２の絶縁膜を島状に分断した後、各第２の絶縁膜を
湿式エッチングして側面から細らせることにより、第１
の導電膜の第２の導電膜との接続面積が増加する。その
ため、ストレージノード電極を高く形成する場合でも、
第１の導電膜と第２の導電膜が確実に接続され、倒壊の
危険が少ない安定したメモリキャパシタが形成されるこ
とになる。
【００１４】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置の製造方法の具体的な実施形態について、図面を参照
しながら詳細に説明する。この実施形態においては、半
導体記憶装置として、アクセストランジスタ及びメモリ
キャパシタを有し、このメモリキャパシタが実質的にビ
ット線の上層に形成される所謂ＣＯＢ（Capacitor Over
Bitline）構造のＤＲＡＭの製造方法を例示する。図１
〜図３は、この実施形態のＤＲＡＭの製造方法を工程順
に示す概略断面図である。
置の製造方法の具体的な実施形態について、図面を参照
しながら詳細に説明する。この実施形態においては、半
導体記憶装置として、アクセストランジスタ及びメモリ
キャパシタを有し、このメモリキャパシタが実質的にビ
ット線の上層に形成される所謂ＣＯＢ（Capacitor Over
Bitline）構造のＤＲＡＭの製造方法を例示する。図１
〜図３は、この実施形態のＤＲＡＭの製造方法を工程順
に示す概略断面図である。
【００１５】先ず、図１（ａ）に示すように、例えばｐ
型のシリコン半導体基板１の上に、素子分離構造として
所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して
素子活性領域２を画定する。なお、このフィールド酸化
膜３の代わりに、フィールドシールド素子分離法によ
り、酸化膜内に導電膜が埋設されてなり、この導電膜に
より直下のシリコン半導体基板の部位を所定電位に固定
して素子分離を行うフィールドシールド素子分離構造
や、半導体基板の素子分離領域に溝を形成し、この溝を
充填するように絶縁膜が形成されてなるトレンチ型素子
分離構造を形成してもよい。
型のシリコン半導体基板１の上に、素子分離構造として
所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して
素子活性領域２を画定する。なお、このフィールド酸化
膜３の代わりに、フィールドシールド素子分離法によ
り、酸化膜内に導電膜が埋設されてなり、この導電膜に
より直下のシリコン半導体基板の部位を所定電位に固定
して素子分離を行うフィールドシールド素子分離構造
や、半導体基板の素子分離領域に溝を形成し、この溝を
充填するように絶縁膜が形成されてなるトレンチ型素子
分離構造を形成してもよい。
【００１６】次いで、フィールド酸化膜３により互いに
分離されて相対的に画定された素子活性領域２のシリコ
ン半導体基板１の表面に熱酸化を施してシリコン酸化膜
を形成し、続いてＣＶＤ法により不純物がドープされた
多結晶シリコン膜を堆積形成する。
分離されて相対的に画定された素子活性領域２のシリコ
ン半導体基板１の表面に熱酸化を施してシリコン酸化膜
を形成し、続いてＣＶＤ法により不純物がドープされた
多結晶シリコン膜を堆積形成する。
【００１７】次いで、シリコン酸化膜及び多結晶シリコ
ン膜をフォトリソグラフィー及びそれに続くドライエッ
チングによりパターニングして、素子活性領域２にシリ
コン酸化膜及び多結晶シリコン膜を電極形状に残してゲ
ート酸化膜４及びゲート電極５を形成する。
ン膜をフォトリソグラフィー及びそれに続くドライエッ
チングによりパターニングして、素子活性領域２にシリ
コン酸化膜及び多結晶シリコン膜を電極形状に残してゲ
ート酸化膜４及びゲート電極５を形成する。
【００１８】次いで、例えばパターニングに用いたフォ
トレジストをマスクとして、ゲート電極５の両側のシリ
コン半導体基板１の表面領域にイオン注入により不純物
を導入し、ソース／ドレインとなる一対の不純物拡散層
７を形成し、ゲート電極５及び一対の不純物拡散層７を
有するアクセストランジスタを完成させる。なお、ゲー
ト電極５の両側に低濃度の第１の不純物拡散層を形成し
た後、ゲート電極５の側面のみにサイドウォール絶縁膜
を形成し、ゲート電極５及びサイドウォール絶縁膜をマ
スクとして高濃度の第２の不純物拡散層を形成して第１
の不純物拡散層と接合し、所謂ＬＤＤ構造とすることも
好適である。
トレジストをマスクとして、ゲート電極５の両側のシリ
コン半導体基板１の表面領域にイオン注入により不純物
を導入し、ソース／ドレインとなる一対の不純物拡散層
７を形成し、ゲート電極５及び一対の不純物拡散層７を
有するアクセストランジスタを完成させる。なお、ゲー
ト電極５の両側に低濃度の第１の不純物拡散層を形成し
た後、ゲート電極５の側面のみにサイドウォール絶縁膜
を形成し、ゲート電極５及びサイドウォール絶縁膜をマ
スクとして高濃度の第２の不純物拡散層を形成して第１
の不純物拡散層と接合し、所謂ＬＤＤ構造とすることも
好適である。
【００１９】次いで、図１（ｂ）に示すように、フィー
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりシリコン酸化膜を膜厚１００ｎｍ程度に堆積
形成した後、シリコン酸化膜に一方の不純物拡散層７
（ドレインとなる）と導通するビット線９をパターン形
成し、このシリコン酸化膜及びビット線９上にホウ燐酸
珪酸塩ガラス（ＢＰＳＧ）膜をＣＶＤ法により膜厚５０
０ｎｍ程度に堆積形成し、窒素雰囲気中で８００℃〜９
００℃で３０分程度のアニール処理を施して、シリコン
酸化膜及びＢＰＳＧ膜からなる層間絶縁膜８を形成す
る。
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりシリコン酸化膜を膜厚１００ｎｍ程度に堆積
形成した後、シリコン酸化膜に一方の不純物拡散層７
（ドレインとなる）と導通するビット線９をパターン形
成し、このシリコン酸化膜及びビット線９上にホウ燐酸
珪酸塩ガラス（ＢＰＳＧ）膜をＣＶＤ法により膜厚５０
０ｎｍ程度に堆積形成し、窒素雰囲気中で８００℃〜９
００℃で３０分程度のアニール処理を施して、シリコン
酸化膜及びＢＰＳＧ膜からなる層間絶縁膜８を形成す
る。
【００２０】次いで、図１（ｃ）に示すように、層間絶
縁膜８上に、シリコン窒化膜１１をＣＶＤ法により膜厚
２０ｎｍ〜５０ｎｍ程度に堆積形成する。続いて、シリ
コン窒化膜１１及び層間絶縁膜８をフォトリソグラフィ
ー及びそれに続くドライエッチングによりパターニング
して、アクセストランジスタの他方の不純物拡散層７
（ソースとなる）の表面の一部を露出させるストレージ
コンタクト１２を形成する。
縁膜８上に、シリコン窒化膜１１をＣＶＤ法により膜厚
２０ｎｍ〜５０ｎｍ程度に堆積形成する。続いて、シリ
コン窒化膜１１及び層間絶縁膜８をフォトリソグラフィ
ー及びそれに続くドライエッチングによりパターニング
して、アクセストランジスタの他方の不純物拡散層７
（ソースとなる）の表面の一部を露出させるストレージ
コンタクト１２を形成する。
【００２１】次いで、図１（ｄ）に示すように、ストレ
ージコンタクト１２内を充填するようにシリコン窒化膜
１１上にＣＶＤ法によりリン又は砒素を２×１０20〜６
×１０20（／ｃｍ3 ）程度含有させた多結晶シリコン膜
１３を膜厚１００ｎｍ〜３００ｎｍ程度に堆積形成す
る。続いて、ＣＶＤ法により多結晶シリコン膜１３上に
シリコン酸化膜１４及び多結晶シリコン膜１５をそれぞ
れ膜厚３００ｎｍ〜５００ｎｍ程度及び１００ｎｍ〜３
００ｎｍ程度に堆積形成する。
ージコンタクト１２内を充填するようにシリコン窒化膜
１１上にＣＶＤ法によりリン又は砒素を２×１０20〜６
×１０20（／ｃｍ3 ）程度含有させた多結晶シリコン膜
１３を膜厚１００ｎｍ〜３００ｎｍ程度に堆積形成す
る。続いて、ＣＶＤ法により多結晶シリコン膜１３上に
シリコン酸化膜１４及び多結晶シリコン膜１５をそれぞ
れ膜厚３００ｎｍ〜５００ｎｍ程度及び１００ｎｍ〜３
００ｎｍ程度に堆積形成する。
【００２２】次いで、図２（ａ）に示すように、シリコ
ン窒化膜１１をストッパーとして、多結晶シリコン膜１
５、シリコン酸化膜１４及び多結晶シリコン膜１３にフ
ォトリソグラフィー及びそれに続くドライエッチングを
施して、各ストレージコンタクト孔１２に対応する島状
となるようにシリコン窒化膜１１上で分断する。ここ
で、多結晶シリコン膜１３の完全な分断を期すために、
シリコン窒化膜１１を損なわない程度に長時間のドライ
エッチングを行った場合でも、多結晶シリコン膜１５が
シリコン酸化膜１４よりエッチング速度が低いため、こ
の多結晶シリコン膜１５によってシリコン酸化膜１４が
保護されて、その高さが初期値に保たれる。
ン窒化膜１１をストッパーとして、多結晶シリコン膜１
５、シリコン酸化膜１４及び多結晶シリコン膜１３にフ
ォトリソグラフィー及びそれに続くドライエッチングを
施して、各ストレージコンタクト孔１２に対応する島状
となるようにシリコン窒化膜１１上で分断する。ここ
で、多結晶シリコン膜１３の完全な分断を期すために、
シリコン窒化膜１１を損なわない程度に長時間のドライ
エッチングを行った場合でも、多結晶シリコン膜１５が
シリコン酸化膜１４よりエッチング速度が低いため、こ
の多結晶シリコン膜１５によってシリコン酸化膜１４が
保護されて、その高さが初期値に保たれる。
【００２３】次いで、図２（ｂ）に示すように、シリコ
ン酸化膜１４に所定の薬液を用いたウェットエッチング
を施し、その側面を細らせる。エッチング量としては、
前記側面を５０ｎｍ〜１５０ｎｍ程度後退させるくらい
が好適である。このとき、シリコン酸化膜１４の細りに
対応して、多結晶シリコン膜１３の露出面が増加するこ
とになる。
ン酸化膜１４に所定の薬液を用いたウェットエッチング
を施し、その側面を細らせる。エッチング量としては、
前記側面を５０ｎｍ〜１５０ｎｍ程度後退させるくらい
が好適である。このとき、シリコン酸化膜１４の細りに
対応して、多結晶シリコン膜１３の露出面が増加するこ
とになる。
【００２４】次いで、図２（ｃ）に示すように、島状と
された多結晶シリコン膜１３、シリコン酸化膜１４及び
多結晶シリコン膜１５を覆うように、ＣＶＤ法により多
結晶シリコン膜１６を膜厚１００ｎｍ〜３００ｎｍ程度
に堆積形成する。
された多結晶シリコン膜１３、シリコン酸化膜１４及び
多結晶シリコン膜１５を覆うように、ＣＶＤ法により多
結晶シリコン膜１６を膜厚１００ｎｍ〜３００ｎｍ程度
に堆積形成する。
【００２５】次いで、図２（ｄ）に示すように、多結晶
シリコン膜１６の全面及びその下層の多結晶シリコン膜
１５に異方性ドライエッチングを施し、シリコン酸化膜
１４の上面を露出させるとともに、多結晶シリコン膜１
３及びシリコン酸化膜１４の側面のみに多結晶シリコン
膜１６を残す。このとき、多結晶シリコン膜１５に円筒
上の多結晶シリコン膜１６が接続されてストレージノー
ド電極１７が形成される。ここで、多結晶シリコン膜１
５，１６は同一材料からなる薄膜であるので、多結晶シ
リコン膜１６は多結晶シリコン膜１５と共に異方性ドラ
イエッチングされることになる。
シリコン膜１６の全面及びその下層の多結晶シリコン膜
１５に異方性ドライエッチングを施し、シリコン酸化膜
１４の上面を露出させるとともに、多結晶シリコン膜１
３及びシリコン酸化膜１４の側面のみに多結晶シリコン
膜１６を残す。このとき、多結晶シリコン膜１５に円筒
上の多結晶シリコン膜１６が接続されてストレージノー
ド電極１７が形成される。ここで、多結晶シリコン膜１
５，１６は同一材料からなる薄膜であるので、多結晶シ
リコン膜１６は多結晶シリコン膜１５と共に異方性ドラ
イエッチングされることになる。
【００２６】次いで、図３（ａ）に示すように、シリコ
ン酸化膜１４を所定の薬液を用いたウェットエッチング
により完全に除去する。このとき、シリコン窒化膜１１
上にはストレージノード電極１７のみが残存する。
ン酸化膜１４を所定の薬液を用いたウェットエッチング
により完全に除去する。このとき、シリコン窒化膜１１
上にはストレージノード電極１７のみが残存する。
【００２７】次いで、図３（ｂ）に示すように、ストレ
ージノード電極１７の表面を覆うように、シリコン窒化
膜及びシリコン酸化膜からなる２重構造のＮＯ膜である
誘電体膜１８を形成する。具体的には、ストレージノー
ド電極１７の表面に、ＣＶＤ法によりシリコン窒化膜を
膜厚３ｎｍ〜１０ｎｍ程度に堆積形成した後、酸素雰囲
気中で９００℃、３０分のアニール処理を行ってシリコ
ン酸化膜を形成する。この誘電体膜１８がメモリキャパ
シタの容量絶縁膜として機能する。
ージノード電極１７の表面を覆うように、シリコン窒化
膜及びシリコン酸化膜からなる２重構造のＮＯ膜である
誘電体膜１８を形成する。具体的には、ストレージノー
ド電極１７の表面に、ＣＶＤ法によりシリコン窒化膜を
膜厚３ｎｍ〜１０ｎｍ程度に堆積形成した後、酸素雰囲
気中で９００℃、３０分のアニール処理を行ってシリコ
ン酸化膜を形成する。この誘電体膜１８がメモリキャパ
シタの容量絶縁膜として機能する。
【００２８】次いで、図３（ｃ）に示すように、ストレ
ージノード電極１７を埋め込むように多結晶シリコン膜
を堆積形成し、誘電体膜１８を介してストレージノード
電極１７の前記表面と対向するセルプレート電極１９を
形成し、ストレージノード電極１７、誘電体膜１８及び
セルプレート電極１９を有して構成されるメモリキャパ
シタを完成させる。
ージノード電極１７を埋め込むように多結晶シリコン膜
を堆積形成し、誘電体膜１８を介してストレージノード
電極１７の前記表面と対向するセルプレート電極１９を
形成し、ストレージノード電極１７、誘電体膜１８及び
セルプレート電極１９を有して構成されるメモリキャパ
シタを完成させる。
【００２９】しかる後、セルプレート電極１９上に層間
絶縁膜２１や金属配線層２２等を形成し、更に図示は省
略したが、メモリセル部の周辺回路部の形成（この周辺
回路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
絶縁膜２１や金属配線層２２等を形成し、更に図示は省
略したが、メモリセル部の周辺回路部の形成（この周辺
回路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
【００３０】本実施形態においては、シリコン酸化膜１
４上にエッチングストッパー膜となる多結晶シリコン膜
１５を形成するため、多結晶シリコン膜１３及びシリコ
ン酸化膜１４を各ストレージコンタクト孔１２毎に対応
するように分断する際に、多結晶シリコン膜１３が確実
に分断されるまでエッチングしても、多結晶シリコン膜
１５によりシリコン酸化膜１４が保護されてその高さが
低くなることなく初期値に保たれる。従って、ストレー
ジノード電極１７が十分な高さを有し大きな記憶容量を
備えたメモリキャパシタが形成されることになる。
４上にエッチングストッパー膜となる多結晶シリコン膜
１５を形成するため、多結晶シリコン膜１３及びシリコ
ン酸化膜１４を各ストレージコンタクト孔１２毎に対応
するように分断する際に、多結晶シリコン膜１３が確実
に分断されるまでエッチングしても、多結晶シリコン膜
１５によりシリコン酸化膜１４が保護されてその高さが
低くなることなく初期値に保たれる。従って、ストレー
ジノード電極１７が十分な高さを有し大きな記憶容量を
備えたメモリキャパシタが形成されることになる。
【００３１】更に、本実施形態においては、多結晶シリ
コン膜１３及びシリコン酸化膜１４を島状に分断した
後、各シリコン酸化膜１４を湿式エッチングして側面か
ら細らせることにより、多結晶シリコン膜１３の多結晶
シリコン膜１６との接続面積が増加する。そのため、ス
トレージノード電極１７を高く形成する場合でも、多結
晶シリコン膜１３，１６が確実に接続され、倒壊の危険
が少ない安定したメモリキャパシタが形成されることに
なる。
コン膜１３及びシリコン酸化膜１４を島状に分断した
後、各シリコン酸化膜１４を湿式エッチングして側面か
ら細らせることにより、多結晶シリコン膜１３の多結晶
シリコン膜１６との接続面積が増加する。そのため、ス
トレージノード電極１７を高く形成する場合でも、多結
晶シリコン膜１３，１６が確実に接続され、倒壊の危険
が少ない安定したメモリキャパシタが形成されることに
なる。
【００３２】上述のように、本発明の実施形態に係るＤ
ＲＡＭによれば、近時の要求である半導体素子の更なる
微細化及び高集積化に応えて、ストレージノード電極１
７を所望の高さに正確且つ安定に形成し、キャパシタ容
量の大きなシリンダ状のメモリキャパシタを形成するこ
とが可能となる。
ＲＡＭによれば、近時の要求である半導体素子の更なる
微細化及び高集積化に応えて、ストレージノード電極１
７を所望の高さに正確且つ安定に形成し、キャパシタ容
量の大きなシリンダ状のメモリキャパシタを形成するこ
とが可能となる。
【００３３】なお、この実施形態では、ＣＯＢ構造のＤ
ＲＡＭについて説明したが、本発明はこれに限定される
ことなく、例えばメモリキャパシタが実質的にビット線
の下層に形成されている所謂ＣＵＢ（Capacitor Under
Bitline ）構造のＤＲＡＭにも適用可能である。
ＲＡＭについて説明したが、本発明はこれに限定される
ことなく、例えばメモリキャパシタが実質的にビット線
の下層に形成されている所謂ＣＵＢ（Capacitor Under
Bitline ）構造のＤＲＡＭにも適用可能である。
【００３４】
【発明の効果】本発明によれば、近時の要求である半導
体素子の更なる微細化及び高集積化に応えて、下部電極
を所望の高さに正確且つ安定に形成し、キャパシタ容量
の大きなシリンダ状のメモリキャパシタを形成すること
が可能となる。
体素子の更なる微細化及び高集積化に応えて、下部電極
を所望の高さに正確且つ安定に形成し、キャパシタ容量
の大きなシリンダ状のメモリキャパシタを形成すること
が可能となる。
【図１】本発明の実施形態におけるＤＲＡＭの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
１ シリコン半導体基板 ２ 素子活性領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ７ 不純物拡散層 ８，２１ 層間絶縁膜 ９ ビット線 １１ シリコン窒化膜 １２ ストレージコンタクト孔 １３，１５，１６ 多結晶シリコン膜 １４ シリコン酸化膜 １７ ストレージノード電極 １８ 誘電体膜 １９ セルプレート電極 ２２ 金属配線層
Claims (5)
- 【請求項１】 ゲート及び一対の不純物拡散層を有する
アクセストランジスタと、下部電極と上部電極とが容量
絶縁膜を介して対向して容量結合するメモリキャパシタ
とを備えた半導体記憶装置の製造方法であって、 前記アクセストランジスタを覆う第１の絶縁膜を形成す
る工程と、 前記第１の絶縁膜をパターニングして、一方の前記不純
物拡散層の表面の一部を露出させる開孔を形成する工程
と、 前記開孔内を充填するように前記第１の絶縁膜上に第１
の導電膜を堆積する工程と、 前記第１の導電膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に、当該第２の絶縁膜よりエッチン
グ速度の低いエッチングストッパー膜を堆積する工程
と、 前記エッチングストッパー膜、前記第２の絶縁膜及び前
記第１の導電膜をパターニングして、前記各開孔毎に対
応するように島状に分断する工程と、 島状の前記エッチングストッパー膜、前記第２の絶縁膜
及び前記第１の導電膜を覆うように第２の導電膜を堆積
する工程と、 前記第２の導電膜の全面を異方性エッチングし、前記第
２の絶縁膜及び第１の導電膜の側面のみに前記第２の導
電膜を残すとともに、前記エッチングストッパー膜を除
去して前記第２の絶縁膜の上部を露出させる工程と、 前記第２の絶縁膜を除去し、前記第１及び第２の導電膜
からなる前記下部電極を形成する工程と、 前記下部電極の表面を覆うように前記容量絶縁膜を形成
する工程と、 前記容量絶縁膜を介して前記下部電極を覆うように前記
上部電極を形成する工程とを有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項２】 前記エッチングストッパー膜、前記第２
の絶縁膜及び前記第１の導電膜をパターニングした後、
島状の前記第２の絶縁膜を湿式エッチングして側面から
細らせる工程を更に有することを特徴とする請求項１に
記載の半導体記憶装置の製造方法。 - 【請求項３】 前記第１の絶縁膜を堆積した後、前記第
１の絶縁膜上に当該第１の絶縁膜よりエッチング速度の
低い第３の絶縁膜を形成する工程を更に有し、 前記第３及び第１の絶縁膜に前記開孔を形成することを
特徴とする請求項１又は２に記載の半導体記憶装置の製
造方法。 - 【請求項４】 前記エッチングストッパー膜が前記第２
の導電膜と同じ材料からなり、 前記第２の導電膜を異方性エッチングする際に前記エッ
チングストッパー膜を同時に除去することを特徴とする
請求項１〜３のいずれか１項に記載の半導体記憶装置の
製造方法。 - 【請求項５】 前記第１及び第２の導電膜並びに前記エ
ッチングストッパー膜が多結晶シリコン膜からなること
を特徴とする請求項４に記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174122A JPH11354752A (ja) | 1998-06-05 | 1998-06-05 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174122A JPH11354752A (ja) | 1998-06-05 | 1998-06-05 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354752A true JPH11354752A (ja) | 1999-12-24 |
Family
ID=15973043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10174122A Withdrawn JPH11354752A (ja) | 1998-06-05 | 1998-06-05 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382553B1 (ko) * | 2000-12-30 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 형성 방법 |
-
1998
- 1998-06-05 JP JP10174122A patent/JPH11354752A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382553B1 (ko) * | 2000-12-30 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |