KR100632938B1 - 커패시터를 구비하는 디램 소자 및 그 형성 방법 - Google Patents

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Abstract

커패시터를 구비하는 디램 소자 및 그 형성 방법을 개시한다. 이 소자에 구비된 커패시터는 복수개의 층간절연막에 걸쳐져 있는 하부전극을 구비하는 것을 특징으로 한다. 이 소자를 형성하기 위해서 먼저, 반도체 기판 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 제 1 콘택플러그를 형성한다. 상기 제 1 층간절연막 상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 제 1 층간절연막 및 상기 제 1 콘택플러그를 노출시키는 임시 스토리지 노드홀을 형성한다. 상기 임시스토리지 노드홀에 노출된 상기 제 1 층간절연막 및 상기 제 1 콘택플러그의 소정 부분을 동시에 식각하여 스토리지 노드홀을 형성한다. 상기 스토리지 노드홀이 형성된 상기 반도체 기판의 전면 상에 하부전극막을 콘포말하게 형성한다. 상기 하부전극막에 대해 평탄화 공정을 진행하여 상기 절연막 상의 상기 하부전극막을 제거하는 동시에 상기 스토리지 노드홀 안에 컵 모양의 하부전극을 형성한다. 그리고, 상기 컵 모양의 하부전극의 적어도 바닥과 내측벽을 콘포말하게 그리고 순차적으로 덮는 유전막 및 상부전극을 형성한다.
Figure 112004060675710-pat00001
커패시터, 디램 소자

Description

커패시터를 구비하는 디램 소자 및 그 형성 방법{DRAM device having capacitor and method of forming the same}
도 1은 종래 기술에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 3 내지 6은 도 2의 디램 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 8 및 9는 도 7의 디램 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 11 및 12는 도 10의 디램 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 13은 본 발명이 또 다른 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 14는 도 13의 디램 소자를 형성하는 방법을 나타내는 공정 단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로 더욱 상세하게는 커패시터를 구비하는 디램 소자 및 그 형성 방법에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory) 소자와 같은 반도체 소자는 하나의 셀이 하나의 트랜지스터와 하나의 커패시터로 구성된다. 디램 소자는 전원이 공급된 상태에서도 셀이 저장하는 정보가 일시적인 시간을 가지고 있다는 이유때문에 붙여진 이름이다. 그래서 이 셀은 주기적으로 읽혀지고 리프레쉬되어야 한다. 디램은 단위 비트당 단가가 저렴하며, 고집적화가 가능하며 읽기와 쓰기가 동시에 가능하다는 등의 이유로 많이 쓰이고 있다. 한편, 디램에서는 외부 요인등에 의해 커패시터에 저장된 전하(charge)가 유실되어 발생하는 소프트 에러(Soft error)가 발생할 수 있으며, 이는 소자의 오작동을 야기한다. 소프트 에러를 방지하기 위한 방법들 중에 하나로 커패시터의 커패시턴스를 높이는 방법이 있다. 커패시터의 커패시턴스를 높이기 위한 방법들 중에 하나로 하부전극의 표면적을 넓히는 방법이 있다. 하부전극의 표면적을 넓히기 위해 많은 연구들이 행해지고 있으나 반도체 소자의 고집적화로 인해 실제 제조 공정에서 많은 어려움들이 있다.
도 1은 종래 기술에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸 다.
도 1을 참조하면, 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판(1) 상에 제 1 층간절연막(3)을 형성한다. 상기 제 1 층간절연막(3)을 패터닝하여 상기 셀 어레이 영역과 상기 주변회로 영역에 각각 상기 반도체 기판(1)들을 노출시키는 콘택홀들을 형성하고 도전물질로 채워 하부전극콘택플러그(5a) 및 주변회로 콘택플러그(5b)을 형성한다. 상기 결과물 상에 식각 저지막(7) 및 제 2 층간절연막(9)을 차례로 형성한다.
상기 셀 어레이 영역에서 상기 제 2 층간절연막(9) 및 상기 식각 저지막(7)을 차례로 식각하여 상기 하부전극콘택플러그(5a) 및 그 주변의 상기 제 1 층간절연막(3)을 노출시키는 스토리지 노드홀(11)을 형성한다. 상기 결과물 상에 하부전극막(13)을 콘포말하게 적층한 후, 평탄화 공정을 진행하여 상기 스토리지 노드홀(11)의 바닥과 내측벽을 덮는 하부전극(13)을 형성한다. 상기 반도체 기판(1) 상에 유전막(15) 및 상부전극막(17)을 차례로 적층하고 패터닝한다. 그리고 제 3 층간절연막(19)을 적층한다. 상기 주변회로 영역에서 상기 제 3 층간절연막(19), 상기 제 2 층간절연막(9) 및 상기 식각저지막(7)을 차례로 패터닝하여 상기 주변회로 콘택플러그(5b)을 노출시키는 메탈콘택홀(미도시)을 형성하고 도전물질로 채워 메탈콘택플러그(21)을 형성한다.
도 1의 종래 기술에서, 커패시턴스를 높이기 위하여 하부전극의 표면적을 넓히는 방법으로 하부전극의 높이를 높게 하는 방법이 있다. 이를 위해, 상기 하부전극이 위치하는 상기 제 2 층간절연막의 두께를 두껍게 형성하는 방법이 있다. 그러 나, 상기 제 2 층간절연막의 두께를 두껍게 형성하면, 상기 메탈콘택홀을 형성할때, 식각해야할 양이 많으므로 공정 부담이 가중된다. 또한 상기 주변회로 콘택플러그가 노출되지 않을 수도 있어, 후속으로 상기 메탈콘택플러그와 상기 주변회로 콘택플러그가 전기적으로 연결되지 않을 수도 있다. 이는 반도체 소자의 신뢰도를 저하시킨다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 충분한 커패시턴스를 확보할 수 있으면서 신뢰도를 향상시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판 상에 차례로 적층된 제 1 층간절연막 및 제 2 층간절연막; 상기 제 1 층간절연막의 소정 부분을 관통하여 상기 반도체 기판과 접하되, 상기 제 1 층간절연막보다 낮은 높이의 상부면을 구비하는 제 1 콘택플러그; 상기 제 2 층간절연막과 상기 제 1 층간절연막의 소정부분을 관통하여 상기 제 1 콘택플러그와 접하되 컵 형태를 구비하는 하부전극; 및 상기 하부전극의 적어도 바닥과 내측벽을 콘포말하게 순차적으로 덮는 유전막 및 상부전극을 구비한다.
상기 반도체 소자에 있어서, 상기 유전막 및 상기 상부전극은 상기 제 1 층간절연막 상에서 상기 컵 형태를 구비하는 하부전극의 외측벽을 덮을 수 있다. 상기 반도체 소자는 상기 제 1 층간절연막 및 상기 제 2 층간절연막 사이에 개재된 식각 저지막을 더 구비할 수 있다.
좀 더 구체적인 일 예에 따른 디램 소자는 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판; 상기 반도체 기판에 형성되어 활성 영역을 정의하는 소자분리막; 상기 활성 영역 상에 복수개의 게이트 패턴들; 상기 게이트 패턴들의 양측의 상기 활성 영역에 위치하는 불순물 주입 영역; 상기 반도체 기판을 덮는 제 1 층간절연막; 상기 셀 어레이 영역에서 상기 제 1 층간절연막을 관통하여 상기 게이트 패턴의 일측의 상기 불순물 주입 영역과 접하되, 상기 제 1 층간절연막보다 낮은 높이의 상부면을 갖는 제 1 콘택플러그; 상기 제 1 층간절연막 상에 위치하는 제 2 층간절연막; 상기 제 2 층간절연막 및 상기 제 1 층간절연막의 소정부분들을 관통하여 상기 제 1 콘택플러그와 접하되 상기 게이트 패턴과는 이격되는 컵 모양의 하부전극; 및 상기 하부전극의 바닥과 내측벽을 콘포말하게 순차적으로 덮는 유전막 및 상부전극을 구비한다.
상기 디램 소자는 상기 제 1 층간절연막과 상기 반도체 기판 사이에 개재된 하부층간절연막; 상기 셀 어레이 영역에서 이웃하는 두개의 상기 게이트 패턴들 사이의 상기 하부층간절연막을 관통하여 상기 반도체 기판과 접하는 제 2 콘택플러그; 및 상기 하부층간절연막 상에 위치하며 상기 제 2 콘택플러그와 접하는 비트라인을 더 구비할 수 있으며, 이때 상기 하부전극은 상기 비트라인 상에 위치하며 상기 비트라인과 이격된다.
다른 예에 따르면, 상기 디램 소자는 상기 셀 어레이 영역에서 이웃하는 두개의 상기 게이트 패턴들 사이의 상기 제 1 층간절연막을 관통하여 상기 반도체 기 판과 접하는 제 2 콘택플러그; 상기 제 2 층간절연막 상의 제 3 층간절연막; 상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 상기 제 2 콘택플러그와 접하는 제 4 콘택플러그; 상기 제 3 층간절연막 상에 위치하며 상기 제 4 콘택플러그와 접하는 비트라인을 더 구비할 수 있다.
상기 주변회로 영역에서, 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 제 3 콘택플러그를 더 구비할 수 있으며, 이때 상기 제 3 콘택플러그는 상기 제 1 층간 절연막과 동일한 높이의 상부면을 갖는다.
상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 제 1 콘택플러그를 형성한다. 상기 제 1 층간절연막 상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 제 1 층간절연막 및 상기 제 1 콘택플러그를 노출시키는 임시 스토리지 노드홀을 형성한다. 상기 임시스토리지 노드홀에 노출된 상기 제 1 층간절연막 및 상기 제 1 콘택플러그의 소정 부분을 동시에 식각하여 스토리지 노드홀을 형성한다. 상기 스토리지 노드홀이 형성된 상기 반도체 기판의 전면 상에 하부전극막을 콘포말하게 형성한다. 상기 하부전극막에 대해 평탄화 공정을 진행하여 상기 절연막 상의 상기 하부전극막을 제거하는 동시에 상기 스토리지 노드홀 안에 컵 모양의 하부전극을 형성한다. 그리고, 상기 컵 모양의 하부전극의 적어도 바닥과 내측벽을 콘포말하게 그리고 순차적으로 덮는 유전막 및 상부전극을 형성한다.
상기 제 1 층간절연막 및 상기 제 1 콘택플러그의 소정부분을 동시에 식각하 는 단계는 상기 제 1 층간절연막이 식각되는 속도가 상기 제 1 콘택플러그가 식각되는 속도와 동일한 식각 레서피를 이용하여 진행될 수 있다.
일 예에 따르면, 상기 제 1 콘택플러그는 텅스텐으로 형성되며, 상기 제 1 층간절연막은 실리콘산화막으로 형성될 수 있다. 이때, 상기 식각 레서피는 식각 가스로 불화메탄(CHF3)가스 및 사불화탄소(CF4)가스를 사용할 수 있다.
일 예에 따르면, 상기 절연막은 제 2 층간절연막이며, 상기 유전막 및 상기 상부전극은 상기 제 2 층간절연막의 상부를 일부 덮도록 연장되도록 형성될 수 있다.
다른 예에 따르면, 상기 절연막은 주형막이며, 상기 주형막을 제거하는 단계를 더 구비할 수 있으며, 상기 유전막 및 상기 상부전극은 상기 하부전극의 외측벽 및 상기 제 1 층간절연막의 상부를 일부 덮도록 연장되도록 형성될 수 있다.
상기 제 1 콘택플러그를 형성한 후에 식각 저지막을 형성할 수 있으며, 이 경우 상기 임시 스토리지 노드홀 형성을 위해 상기 절연막이 식각될 때, 상기 식각 저지막도 식각된다.
좀 더 구체적인 예에 따라 디램 소자를 형성하는 방법은 다음과 같다. 먼저, 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판을 준비한다. 상기 반도체 기판에 소자분리막을 형성하여 활성영역을 정의한다. 상기 활성 영역 상에 복수개의 게이트 패턴들을 형성한다. 제 1 층간절연막을 형성한다. 상기 셀 어레이 영역에서 상기 게이트 패턴의 일 측의 상기 제 1 층간절연막을 관통하여 상기 활성 영 역과 접하는 제 1 콘택플러그를 형성하고 상기 주변회로 영역에서 상기 제 1 층간절연막을 관통하여 상기 활성 영역과 접하는 제 3 콘택플러그를 형성한다. 절연막을 형성한다. 상기 셀 어레이 영역에서, 상기 절연막을 식각하여 상기 제 1 콘택플러그 및 그 주변의 상기 제 1 층간절연막을 노출시키는 임시 스토리지 노드홀을 형성한다. 상기 임시 스토리지 노드홀에 의해 노출된 상기 제 1 콘택플러그 및 상기 제 1 층간절연막의 상부를 동시에 식각하여 스토리지 노드홀을 형성한다. 상기 스토리지 노드홀이 형성된 상기 반도체 기판의 전면 상에 하부전극막을 콘포말하게 형성한다. 상기 하부전극막에 대해 평탄화 공정을 진행하여 상기 절연막 상의 상기 하부전극막을 제거하는 동시에 상기 스토리지 노드홀 안에 컵 모양의 하부전극을 형성한다. 그리고, 상기 컵 모양의 하부전극의 적어도 바닥과 내측벽을 콘포말하게 그리고 순차적으로 덮는 유전막 및 상부전극을 형성한다.
상기 방법에 있어서, 상기 제 1 층간절연막을 형성하기 전에, 하부층간절연막을 형성하고, 상기 셀 어레이 영역에서, 이웃하는 두개의 상기 게이트 패턴들 사이의 상기 하부층간절연막을 관통하여 상기 반도체 기판과 접하는 제 2 콘택플러그를 형성하고, 상기 하부층간절연막 상에 상기 제 2 콘택플러그와 접하는 비트라인을 형성할 수 있다. 상기 하부전극은 상기 비트라인 상에 위치하며 상기 비트라인과 이격되도록 형성될 수 있다.
상기 절연막을 형성하기 전에, 상기 셀 어레이 영역에서 이웃하는 두개의 상기 게이트 패턴들 사이의 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하는 제 2 콘택플러그를 형성할 수 있다. 그리고 상기 상부전극을 형성한 후에, 상 기 절연막 상에 제 3 층간절연막을 형성하고, 상기 제 3 층간절연막과 상기 제 2 층간절연막을 차례로 관통하여 상기 제 2 콘택플러그와 접하는 제 4 콘택플러그를 형성하고, 상기 제 3 층간절연막 상에 상기 제 4 콘택플러그와 접하는 비트라인 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 2는 본 발명의 일 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 2를 참조하면, 반도체 기판(100)에 소자분리막(102)이 위치하여 활성 영역을 정의한다. 상기 활성 영역 상에 게이트절연막, 게이트 전극, 캐핑막 패턴 및 스페이서를 구비하는 복수개의 게이트 패턴들(104)이 위치한다. 상기 게이트 패턴들(104)의 양측의 상기 활성 영역에는 불순물 주입 영역(106)이 존재하여 소오스/드레인 역할을 한다. 제 1 층간절연막(108)이 상기 반도체 기판(100)을 덮는다.
계속해서, 상기 셀 어레이 영역에서 상기 게이트 패턴(104)의 일측의 상기 불순물 주입 영역(106)에 접하도록 상기 제 1 층간절연막(108)의 높이보다 낮은 상부면을 갖는 제 1 콘택플러그(110a)이 제 1 콘택홀(109a) 안에 위치한다. 상기 제 1 콘택플러그(110a)은 하부전극 콘택플러그 플러그이다. 상기 셀 어레이 영역에서 이웃하는 두개의 게이트 패턴(104)들 사이에 상기 제 1 층간절연막(108)을 관통하여 상기 불순물 주입 영역(106)과 접하는 제 2 콘택플러그(110b)이 제 2 콘택홀(110b) 안에 위치한다. 한편 상기 주변회로 영역에는 제 3 콘택홀(109c)안에 제 3 콘택플러그(110c)이 위치한다. 본 실시예에서 상기 제 2 콘택플러그(110b)과 상기 제 3 콘택플러그(110c)은 동일한 높이를 갖을 수 있는 반면에 상기 제 1 콘택플러그(110a)은 상대적으로 낮은 높이를 갖는다. 상기 콘택들(110a, 110b, 110c)은 모두 동일한 물질로 이루어지며, 예들 들면 텅스텐으로 이루어질 수 있다.
계속해서 도 2를 참조하면, 상기 제 1 층간절연막(108) 상에 식각 저지막(112) 및 제 2 층간절연막(140)이 차례로 적층된다. 상기 셀 어레이 영역에서 컵 형태의 하부전극(118)이 상기 제 2 층간절연막(140), 상기 식각 저지막(112) 및 상기 제 1 층간절연막(108)의 상부면을 관통하여 형성된 스토리지 노드홀(116) 안에 위치하여 상기 제 1 콘택플러그(110a)과 접한다. 그리고 상기 상기 하부전극(118)의 내측벽과 바닥을 콘포말하게 유전막(120) 및 상부전극(124)이 순차적으로 덮는다. 여기서 종래 기술에 비해 상기 하부전극(118)은 상기 제 1 층간절연막(108) 내에 연장되는 구조를 구비하므로 표면적을 더 넓힐 수 있고 이에 따라 커패시턴스를 향상시킬 수 있다. 상기 유전막(120) 및 상기 상부전극(124)의 상부는 상기 제 2 층간절연막(140)을 일부 덮을 수 있다. 상기 유전막(120)은 탄탈륨산화막(Ta2O5), 하프늄산화막(HfO2) 및 알루미늄 산화막(Al2O3)과 같은 고유전물질로 이루어질 수 있다.
상기 하부전극(118), 상기 유전막(120) 및 상기 상부전극(124)으로 이루어지는 커패시터가 구비된 상기 제 2 층간절연막(140) 상에 제 3 층간절연막(126)이 위치한다. 상기 셀 어레이 영역에서 상기 제 3 층간절연막(126)을 관통하여 상기 상부전극(124)과 접하는 상부전극콘택플러그(130a)이 상부전극콘택홀(128a) 안에 위치한다. 이웃하는 두개의 커패시터 사이에서 상기 제 3 층간절연막(126)과 상기 제 2 층간절연막(140) 및 상기 식각저지막(112)을 차례로 관통하여 상기 제 2 콘택플러그(110b)과 접하는 제 4 콘택플러그(130b)이 제 4 콘택홀(128b) 안에 위치한다. 한편 상기 주변회로 영역에서 제 3 콘택플러그(110c)과 접하는 제 5 콘택플러그(130c)이 제 5 콘택홀(128c) 안에 위치한다. 도시하지는 않았지만, 상기 주변회로 영역에서 상기 제 3 콘택플러그(110c)와 상기 제 5 콘택 플러그(130c) 사이에 도전 배선등이 개재될 수 있다.
상기 제 3 층간절연막 상에 제 1 도전 패턴(136a), 비트라인(136b) 및 제 2 도전 패턴(136c)이 위치하여 각각 상기 상부전극콘택플러그(130a), 제 4 콘택플러그(130b) 및 제 5 콘택플러그(130c)와 접한다.
도 2에서는 커패시터가 비트라인 하부에 위치하는 상태에서 하부전극의 표면적을 효과적으로 넓힐 수 있는 디램 소자의 구조를 보여준다.
도 3 내지 6은 도 2의 디램 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 3을 참조하면, 반도체 기판(100)에 소자분리막(102)을 형성하여 활성 영역을 정의한다. 상기 소자분리막(102)은 예를 들면 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다. 열산화 공정을 진행하여 상기 활성 영역에 게이트 절연막을 형성한다. 게이트 도전막 및 캐핑막을 차례로 적층하고 패터닝하여 게이트 절연막, 게이트 전극 및 캐핑막 패턴을 구비하는 게이트 패턴(104)을 형성한다. 상기 게이트 패턴(104)은 측벽을 덮도록 스페이서를 형성할 수 있다. 상기 게이트 패턴(104)을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 불순물 주입 영역(106)을 형성한다. 상기 반도체 기판(100)의 전면 상에 제 1 층간절연막(108)을 형성한다. 상기 제 1 층간절연막(108)을 식각하여 상기 셀 어레이 영역에서 상기 게이트 패턴(104)의 일 측의 상기 불순물 주입 영역(106)들을 노출시키는 제 1 콘택홀(109a), 상기 셀 어레이 영역에서 이웃하는 두개의 게이트 패턴(104)들 사이의 상기 불순물 주입 영역(106)을 노출시키는 제 2 콘택홀(109b), 및 상기 주변회로 영역에서 상기 불순물 주입 영역(106)을 노출시키는 제 3 콘택홀(109c)을 형성한다. 도전막을 예를 들면 텅스텐막을 형성하여 상기 콘택홀들(109a, 109b, 109c)을 채운다. 상기 도전막에 대해 평탄화 공정을 진행하여 상기 콘택홀들(109a, 109b, 109c)안에 각각 제 1 콘택플러그(110a), 제 2 콘택플러그(110b), 제 3 콘택플러그(110c)을 형성한다. 상기 콘택들(110a, 110b, 110c)이 형성된 상기 반도체 기판(100)의 전면 상에 식각 저지막(112)을 예를 들면 실리콘 질화막으로 형성한다.
도 4를 참조하면, 상기 식각 저지막(112) 상에 제 2 층간절연막(140)을 형성한다. 도시하지는 않았지만 상기 제 2 층간절연막(140) 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 제 2 층간절연막(140) 및 상기 식각저지막(112)을 식각하여 상기 제 1 콘택플러그(110a) 및 그 주변의 상기 제 1 층간절연막(108)을 노출시키는 임시 스토리지 노드홀(115)을 형성한다.
도 5를 참조하면, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 임시 스토리지 노드홀(115)에 의해 노출된 상기 제 1 콘택플러그(110a)과 상기 제 1 층간절연막(108)을 동시에 식각하여 스토리지 노드홀(116)을 형성한다. 이때, 상기 식각 공정은 상기 제 1 콘택플러그(110a)이 식각되는 속도와 상기 제 1 층간절연막(108)이 식각되는 속도가 동일한 식각 레서피를 이용하여 진행될 수 있다. 상기 제 1 콘택플러그(110a)이 텅스텐으로 형성되고 상기 제 1 층간절연막(108)이 실리콘산화막 계열의 물질로 형성될 경우, 식각 가스로 불화메탄(CHF3) 가스 및 사불화탄소(CF4) 가스가 사용될 수 있다. 상기 식각 공정은 소정의 정해진 시간동안 진행되며 상기 게이트 패턴(104)이 노출되지 않는 소정의 깊이에서 완료될 수 있다. 상기 식각 공정이 완료된 후에 상기 포토레지스트 패턴등을 제거하고, 불산(HF)등이 포함된 세정액으로 세정공정을 진행하여 상기 스토리지 노드홀(116) 내부에 형성될 수 있는 고분자 형태의 부산물등을 제거한다.
도 6을 참조하면, 상기 반도체 기판(100) 상에 하부전극막(미도시)을 콘포말 하게 적층한다. 상기 하부전극막은 예를 들면 티타늄, 티타늄질화막, 탄탈륨, 탄탈륨질화막과 같은 금속함유막으로 형성될 수 있다. 도시하지는 않았지만 희생산화막을 형성하고 평탄화 공정을 진행하여 상기 제 2 층간절연막(140)을 노출시키는 동시에 상기 스토리지 노드홀(116)의 바닥과 내측벽을 콘포말하게 덮는 하부전극(118)을 형성한다. 상기 희생산화막을 제거한다. 유전막(120) 및 상부전극막을 콘포말하게 형성한후 패터닝하여 상기 제 2 층간절연막(140)을 노출시키는 동시에 상부전극(124)을 형성한다. 상기 상부전극(124)도 금속 함유막으로 형성될 수 있다. 상기 유전막(120)은 탄탈륨산화막(Ta2O5), 하프늄산화막(HfO2) 및 알루미늄 산화막(Al2O3)과 같은 고유전물질로 형성될 수 있다.
후속으로 도 2를 참조하면, 제 3 층간절연막(126)을 형성한다. 그리고 상기 제 3 층간절연막(126)을 패터닝하여 상기 상부전극을 노출시키는 상부전극콘택홀(128a)을 형성한다. 그리고 상기 제 3 층간절연막(126), 상기 제 2 층간절연막 및 상기 식각 저지막(112)을 순차적으로 식각하여 상기 셀 어레이 영역에서 상기 제 2 콘택플러그(110b)을 노출시키는 제 4 콘택홀(128b) 및 상기 주변회로 영역에서 상기 제 3 콘택플러그(110c)을 노출시키는 제 5 콘택홀(128c)을 형성한다. 도전막을 적층하여 상기 콘택홀(128a, 128b, 128c)들을 채워 각각 상부전극콘택플러그(130a), 제 4 콘택플러그(130b) 및 제 5 콘택플러그(130c)을 형성한다. 상기 제 4 콘택플러그(130a)은 비트라인 콘택플러그가며 상기 제 5 콘택플러그(130c)은 메탈 콘택플러그가다. 도전막을 적층하고 패터닝하여 제 1 도전 패턴(136a), 비트라인 (136b) 및 제 2 도전 패턴(136c)을 형성하여 도 2의 구조를 완성한다.
상기 방법에 있어서, 하부전극이 상기 제 2 층간절연막(140) 내에 뿐만 아니라 상기 제 1 층간절연막(108) 내에도 형성되므로 표면적을 증가시킬 수 있으며 이에 따라 커패시턴스를 향상시킬 수 있다. 또한 상기 방법에 따르면, 종래 기술에 비해 상기 제 1 층간절연막(108)을 상대적으로 두껍게 그리고 상기 제 2 층간절연막(140)을 상대적으로 얇게 형성할 수 있다. 따라서 비트라인 콘택홀 또는 메탈 콘택홀을 형성할 때 공정 부담을 줄일 수 있다.
<실시예 2>
도 7은 본 발명의 다른 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 7을 참조하면, 본 실시예에 따른 디램 소자는 유전막(120)과 상부전극(124)이 하부전극(118)의 외측벽 및 식각저지막(112)의 일부를 덮는 구조를 갖는다. 이로써 상기 하부전극(118)의 표면적을 더 넓힐 수 있어 커패시턴스를 향상시킬 수 있다. 한편, 상부전극 콘택플러그(130a), 제 4 콘택플러그(130b) 및 제 5 콘택플러그(130c)은 도 2의 제 3 층간절연막(126) 없이 제 2 층간절연막(128c)을 관통하여 상부전극(124), 제 2 콘택플러그(110b) 및 제 3 콘택플러그(110c)에 각각 연결된다. 그리고 상기 상부전극(124)의 최상부면은 상기 제 2 층간절연막(140)의 상부면보다 낮다.
도 7에서는 커패시터가 비트라인 하부에 위치하는 상태에서 도 2의 구조보다 하부전극의 표면적을 더욱 효과적으로 넓힐 수 있는 디램 소자의 구조를 보여준다.
도 8 및 9는 도 7의 디램 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 8을 참조하면, 도 3의 상태에서 주형막(113)을 형성한다. 상기 주형막(113) 및 그 하부의 식각 저지막(112)을 식각하여 제 1 콘택플러그(110a) 및 그 주변의 제 1 층간절연막(108)을 노출시키는 임시 스토리지 노드홀(미도시)을 형성한다. 그리고 실시예 1의 도 5에 설명된 바와 동일하게 노출된 상기 제 1 콘택플러그(110a) 및 상기 제 1 층간절연막(108)을 동시에 식각하여 스토리지 노드홀(116)을 형성한다. 이때 역시, 하부의 게이트 패턴(104)이 노출되지 않는 깊이에서 식각 공정이 완료된다.
도 9를 참조하면, 상기 스토리지 노드홀(116)이 형성된 상기 반도체 기판(100)의 전면 상에 하부전극막을 콘포말하게 적층한다. 도시하지는 않았지만 희생산화막을 적층하고 평탄화 공정을 진행하여 상기 주형막(113)을 노출시키는 동시에 상기 스토리지 노드홀(116)안에 하부전극(118)을 형성한다. 그리고 상기 희생산화막(미도시)과 상기 하부전극(118)의 양측의 상기 주형막(113)을 제거하고 상기 식각저지막(112)을 노출시킨다. 상기 희생 산화막과 상기 주형막(113)이 동일한 물질로 형성될 경우 동시에 제거될 수 있다. 이때 상기 제 1 층간절연막(108)은 상기 하부전극(118)을 지지하는 역할을 할 수 있다.
후속으로 도 7을 참조하면 유전막(120) 및 상부전극막(124)을 콘포말하게 적층하고 패터닝하여 도 7에 개시된 커패시터를 형성할 수 있다. 제 2 층간절연막(140)을 적층한다. 그리고 식각 공정을 통해 상부전극콘택플러그(130a), 제 4 콘택 플러그(130b) 및 제 5 콘택플러그(130c)을 형성한다. 본 실시예에서 공정 조건, 막의 종류등 다른 구성 요소는 실시예 1과 동일하다.
<실시예 3>
도 10은 본 발명의 또 다른 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 10을 참조하면, 소자분리막(102), 게이트 패턴(104)들 및 불순물 주입 영역(106)이 형성된 반도체 기판(100)과 제 1 층간절연막(108) 사이에 하부층간절연막(107)이 개재된다. 그리고 이웃하는 두개의 게이트 패턴(104)들 사이에서 제 2 콘택플러그(110b)이 상기 하부층간절연막(107)을 관통하여 상기 불순물 주입 영역(106)과 연결된다. 그리고 상기 하부층간절연막(107) 상에 비트라인(136b)가 상기 제 2 콘택플러그(110b)과 접하도록 위치한다. 한편, 제 1 콘택플러그(110a) 및 제 3 콘택플러그(110c)은 상기 제 1 층간절연막(108) 및 상기 하부층간절연막(107)을 차례로 관통하여 상기 불순물 주입 영역에 접한다. 하부전극(118)은 제 2 층간절연막, 식각 저지막(112) 및 상기 제 1 층간절연막(108)의 상부에 걸쳐 위치하나 상기 비트라인(136) 과는 소정 거리 이격된다.
도 10은 커패시터가 비트라인 상부에 위치하는 상태에서 하부전극의 표면적을 효과적으로 넓힐 수 있는 디램 소자의 구조를 보여준다.
도 11 및 12는 도 10의 디램 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 11을 참조하면, 반도체 기판(100)에 소자분리막(102), 게이트 패턴(104) 및 불순물 주입 영역(106)을 형성한 후에 하부층간절연막(107)을 형성한다. 상기 셀 어레이 영역에서 이웃하는 두개의 상기 게이트 패턴(104)들 사이의 상기 하부층간절연막(107)을 식각하여 제 2 콘택홀(109b)을 형성한다. 상기 제 2 콘택홀(109b)을 도전막으로 채우고 평탄화 공정을 진행하여 제 2 콘택플러그(110b)을 형성한다. 상기 하부층간절연막(107) 상에 도전막을 적층하고 패터닝하여 상기 제 2 콘택플러그(110b)과 접하는 비트라인(136b)을 형성한다. 상기 반도체 기판(100) 상에 제 1 층간절연막(108)을 형성한다. 상기 셀 어레이 영역과 상기 주변회로 영역에서 상기 제 1 층간절연막(108) 및 상기 하부층간절연막(107)을 차례대로 패터닝하여 불순물 주입 영역(106)을 노출시키는 제 1 콘택홀(109a) 및 제 3 콘택홀(109c)을 형성한다. 상기 제 1 콘택홀(109a) 및 제 3 콘택홀(109c)을 도전물질로 채우고 평탄화 공정을 진행하여 제 1 콘택플러그(110a) 및 제 3 콘택플러그(110c)을 형성한다. 이로써 상기 제 1 콘택플러그(110a) 및 제 3 콘택플러그(110c)은 상기 제 2 콘택플러그(110b)와 동시에 형성되지 않으며 다른 물질로 형성될 수 있다. 상기 반도체 기판(100)의 전면 상에 식각저지막(112)을 형성한다.
도 12를 참조하면, 상기 식각 저지막(112) 상에 제 2 층간절연막(140)을 형성한다. 도시하지는 않았지만, 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 제 2 층간절연막(140) 및 상기 식각저지막(112)을 식각하여 상기 제 1 콘택플러그(110a) 및 그 주변의 상기 제 1 층간절연막(108)을 노출시키는 임시 스토리지 노드홀(미도시)을 형성한다. 상기 임시 스토리지 노드홀(미도시)에 의해 노출된 상기 제 1 콘택플러그(110a)과 상기 제 1 층간절연막(108)을 동시에 식각하여 스토리지 노드홀(116)을 형성한다. 이때, 상기 식각 공정은 상기 제 1 콘택플러그(110a)이 식각되는 속도와 상기 제 1 층간절연막(108)이 식각되는 속도가 동일한 식각 레서피를 이용하여 진행된다. 상기 식각 공정은 소정의 정해진 시간동안 진행되며 상기 비트라인(136b)이 노출되지 않는 소정의 깊이에서 완료될 수 있다. 후속으로 도 6에서처럼 하부전극, 유전막 및 상부전극을 형성한다. 본 실시예에서 다른 구성 요소는 실시예 1과 동일하다.
<실시예 4>
도 13은 본 발명이 또 다른 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 13을 참조하면,소자분리막(102), 게이트 패턴(104)들 및 불순물 주입 영역(106)이 형성된 반도체 기판(100) 상에 하부층간절연막(107)이 위치한다. 그리고 이웃하는 두개의 게이트 패턴(104)들 사이에서 제 2 콘택플러그(110b)이 상기 하부층간절연막(107)을 관통하여 상기 불순물 주입 영역(106)과 연결된다. 그리고 상기 하부층간절연막(107) 상에 비트라인(136b)가 상기 제 2 콘택플러그(110b)과 접하도록 위치한다. 한편, 제 1 콘택플러그(110a) 및 제 3 콘택플러그(110c)은 상기 제 1 층간절연막(108) 및 상기 하부층간절연막(107)을 차례로 관통하여 상기 불순물 주입 영역에 접한다. 하부전극(118)은 제 2 층간절연막, 식각 저지막(112) 및 상기 제 1 층간절연막(108)의 상부에 걸쳐 위치하나 상기 비트라인(136) 과는 소정 거리 이격된다. 본 실시예에 따른 디램 소자는 유전막(120)과 상부전극(124)이 하부전극(118)의 외측벽 및 식각저지막(112)의 일부를 덮는 구조를 갖는다. 이로써 상기 하 부전극(118)의 표면적을 더욱 넓힐 수 있어 커패시턴스를 향상시킬 수 있다.
본 실시예에 따른 도 13에 개시된 디램 소자는 커패시터가 비트라인 상부에 위치하는 상태에서 하부전극의 표면적을 실시예 3에서보다 더욱 효과적으로 넓힐 수 있는 구조를 갖는다.
도 14는 도 13의 디램 소자를 형성하는 방법을 나타내는 공정 단면도이다. 도 11의 상태에서 주형막(113)을 형성한다. 그리고 상기 주형막(113) 및 그 하부의 식각 저지막(112)을 식각하여 제 1 콘택플러그(110a) 및 그 주변의 제 1 층간절연막(108)을 노출시키는 임시 스토리지 노드홀(미도시)을 형성한다. 그리고 실시예 3에서 도 12를 인용하여 설명된 바와 동일하게 노출된 상기 제 1 콘택플러그(110a) 및 상기 제 1 층간절연막(108)을 동시에 식각하여 스토리지 노드홀(116)을 형성한다. 이때, 하부의 비트라인(136b)이 노출되지 않는 깊이에서 식각 공정이 완료된다.
후속으로 도 13을 참조하면, 상기 스토리지 노드홀(116)이 형성된 상기 반도체 기판(100)의 전면 상에 하부전극막을 콘포말하게 적층한다. 도시하지는 않았지만 희생산화막을 적층하고 평탄화 공정을 진행하여 상기 주형막(113)을 노출시키는 동시에 상기 스토리지 노드홀(116)안에 하부전극(118)을 형성한다. 그리고 상기 희생산화막(미도시)과 상기 하부전극(118)의 양측의 상기 주형막(113)을 제거하고 상기 식각저지막(112)을 노출시킨다. 유전막(120) 및 상부전극막(124)을 콘포말하게 적층하고 패터닝하여 커패시터를 형성한다.
따라서, 본 발명에 의한 디램 소자 및 그 형성 방법에 따르면, 컵 모양의 하부전극을 2개 이상의 층간 절연막에 걸쳐 형성하므로, 후속의 메탈 콘택홀 형성시 공정 부담 없이 커패시턴스를 향상시킬 수 있다. 이로써 디램 소자의 신뢰도를 향상시킬 수 있다.

Claims (22)

  1. 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판 상에 차례로 적층된 제 1 층간절연막 및 제 2 층간절연막;
    상기 셀 어레이 영역에서 상기 제 1 층간절연막의 소정 부분을 관통하여 상기 반도체 기판과 접하되, 상기 제 1 층간절연막보다 낮은 높이의 상부면을 구비하는 제 1 콘택플러그;
    상기 셀 어레이 영역에서 상기 제 2 층간절연막과 상기 제 1 층간절연막의 소정부분을 관통하여 상기 제 1 콘택플러그와 접하되 컵 형태를 구비하는 하부전극;
    상기 하부전극의 적어도 바닥과 내측벽을 콘포말하게 순차적으로 덮는 유전막 및 상부전극;
    상기 주변회로 영역에서 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하되, 상기 제 1 층간절연막과 동일한 높이의 상부면을 구비하는 제 2 콘택플러그를 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 유전막 및 상기 상부전극은 상기 제 1 층간절연막 상에서 상기 컵 형태를 구비하는 하부전극의 외측벽을 덮는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 층간절연막 및 상기 제 2 층간절연막 사이에 개재된 식각 저지막을 더 구비하는 것을 특징으로 하는 반도체 소자.
  4. 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하되 상기 셀 어레이 영역과 상기 주변회로 영역에 각각 위치하는 제 1 콘택플러그 및 제 2 콘택플러그를 형성하는 단계;
    상기 제 1 층간절연막 상에 절연막을 형성하는 단계;
    상기 셀 어레이 영역에서 상기 절연막을 식각하여 상기 제 1 층간절연막 및 상기 제 1 콘택플러그를 노출시키는 임시 스토리지 노드홀을 형성하는 단계;
    상기 셀 어레이 영역에서 상기 임시스토리지 노드홀에 노출된 상기 제 1 층간절연막 및 상기 제 1 콘택플러그의 소정 부분을 동시에 식각하여 스토리지 노드홀을 형성하는 단계;
    상기 스토리지 노드홀이 형성된 상기 반도체 기판의 전면 상에 하부전극막을 콘포말하게 형성하는 단계;
    상기 하부전극막에 대해 평탄화 공정을 진행하여 상기 절연막 상의 상기 하부전극막을 제거하는 동시에 상기 스토리지 노드홀 안에 컵 모양의 하부전극을 형성하는 단계; 및
    상기 컵 모양의 하부전극의 적어도 바닥과 내측벽을 콘포말하게 그리고 순차적으로 덮는 유전막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 층간절연막 및 상기 제 1 콘택플러그의 소정부분을 동시에 식각하는 단계는 상기 제 1 층간절연막이 식각되는 속도가 상기 제 1 콘택플러그가 식각되는 속도와 동일한 식각 레서피를 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 제 1 콘택플러그 및 상기 제 2 콘택플러그는 텅스텐으로 형성되며, 상기 제 1 층간절연막은 실리콘산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 식각 레서피는 식각 가스로 불화메탄(CHF3) 가스 및 사불화탄소(CF4) 가스를 사용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 4 항에 있어서,
    상기 유전막 및 상기 상부전극은 상기 절연막의 상부를 일부 덮도록 연장되도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 4 항에 있어서,
    상기 절연막을 제거하는 단계를 더 구비하며,
    상기 유전막 및 상기 상부전극은 상기 하부전극의 외측벽 및 상기 제 1 층간절연막의 상부를 일부 덮도록 연장되도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 4 항에 있어서,
    상기 제 1 콘택플러그 및 상기 제 2 콘택플러그를 형성한 후에 식각 저지막을 형성하는 단계를 더 구비하며,
    상기 임시 스토리지 노드홀 형성을 위해 상기 절연막이 식각될 때, 상기 식각 저지막도 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판;
    상기 반도체 기판에 형성되어 활성 영역을 정의하는 소자분리막;
    상기 활성 영역 상에 복수개의 게이트 패턴들;
    상기 게이트 패턴들의 양측의 상기 활성 영역에 위치하는 불순물 주입 영역;
    상기 반도체 기판을 덮는 제 1 층간절연막;
    상기 셀 어레이 영역에서 상기 제 1 층간절연막을 관통하여 상기 게이트 패턴의 일측의 상기 불순물 주입 영역과 접하되, 상기 제 1 층간절연막보다 낮은 높이의 상부면을 갖는 제 1 콘택플러그;
    상기 주변회로 영역에서 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하되, 상기 제 1 층간절연막의 높이와 동일한 상부면을 갖는 제 2 콘택플러그;
    상기 제 1 층간절연막 상에 위치하는 제 2 층간절연막;
    상기 제 2 층간절연막 및 상기 제 1 층간절연막의 소정부분들을 관통하여 상기 제 1 콘택플러그와 접하되 상기 게이트 패턴과는 이격되는 컵 모양의 하부전극; 및
    상기 하부전극의 바닥과 내측벽을 콘포말하게 순차적으로 덮는 유전막 및 상부전극을 구비하는 디램(DRAM) 소자.
  12. 제 11 항에 있어서,
    상기 제 1 층간절연막과 상기 반도체 기판 사이에 개재된 하부층간절연막;
    상기 셀 어레이 영역에서 이웃하는 두개의 상기 게이트 패턴들 사이의 상기 하부층간절연막을 관통하여 상기 반도체 기판과 접하는 제 3 콘택플러그; 및
    상기 하부층간절연막 상에 위치하며 상기 제 3 콘택플러그와 접하는 비트라인을 더 구비하되,
    상기 하부전극은 상기 비트라인 상에 위치하며 상기 비트라인과 이격되어 있는 것을 특징으로 하는 디램 소자.
  13. 제 11 항에 있어서,
    상기 셀 어레이 영역에서 이웃하는 두개의 상기 게이트 패턴들 사이의 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하는 제 3 콘택플러그;
    상기 제 2 층간절연막 상의 제 3 층간절연막;
    상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 상기 제 3 콘택플러그와 접하는 제 4 콘택플러그;
    상기 제 3 층간절연막 상에 위치하며 상기 제 4 콘택플러그와 접하는 비트라인을 더 구비하는 것을 특징으로 하는 디램 소자.
  14. 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판을 준비하는 단계;
    상기 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성 영역 상에 복수개의 게이트 패턴들을 형성하는 단계;
    제 1 층간절연막을 형성하는 단계;
    상기 셀 어레이 영역에서 상기 게이트 패턴의 일 측의 상기 제 1 층간절연막을 관통하여 상기 활성 영역과 접하는 제 1 콘택플러그를 형성하고 상기 주변회로 영역에서 상기 제 1 층간절연막을 관통하여 상기 활성 영역과 접하는 제 2 콘택플러그를 형성하는 단계;
    절연막을 형성하는 단계;
    상기 셀 어레이 영역에서, 상기 절연막을 식각하여 상기 제 1 콘택플러그 및 그 주변의 상기 제 1 층간절연막을 노출시키는 임시 스토리지 노드홀을 형성하는 단계;
    상기 임시 스토리지 노드홀에 의해 노출된 상기 제 1 콘택플러그 및 상기 제 1 층간절연막의 상부를 동시에 식각하여 스토리지 노드홀을 형성하는 단계;
    상기 스토리지 노드홀이 형성된 상기 반도체 기판의 전면 상에 하부전극막을 콘포말하게 형성하는 단계;
    상기 하부전극막에 대해 평탄화 공정을 진행하여 상기 절연막 상의 상기 하부전극막을 제거하는 동시에 상기 스토리지 노드홀 안에 컵 모양의 하부전극을 형성하는 단계; 및
    상기 컵 모양의 하부전극의 적어도 바닥과 내측벽을 콘포말하게 그리고 순차적으로 덮는 유전막 및 상부전극을 형성하는 단계를 구비하는 디램 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 제 1 층간절연막 및 상기 제 1 콘택플러그의 상부를 동시에 식각하는 단계는 상기 제 1 층간절연막이 식각되는 속도가 상기 제 1 콘택플러그가 식각되는 속도와 동일한 식각 레서피를 이용하여 진행되는 것을 특징으로 하는 디램 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 제 1 콘택플러그 및 상기 제 2 콘택플러그는 텅스텐으로 형성되며, 상기 제 1 층간절연막은 실리콘산화막으로 형성되는 것을 특징으로 하는 디램 소자의 형성 방법.
  17. 제 16 항에 있어서,
    상기 식각 레서피는 식각 가스로 불화메탄(CHF3)가스 및 사불화탄소(CF4)가스를 사용하는 것을 특징으로 하는 디램 소자의 형성 방법.
  18. 제 14 항에 있어서,
    상기 제 1 콘택플러그 및 상기 제 2 콘택플러그를 형성한 후에 식각 저지막을 형성하는 단계를 더 구비하며,
    상기 임시 스토리지 노드홀을 형성하기 위해 상기 절연막이 식각될 때, 상기 식각 저지막도 식각되는 것을 특징으로 하는 디램 소자의 형성 방법.
  19. 제 14 항에 있어서,
    상기 유전막 및 상기 상부전극은 상기 절연막의 상부를 일부 덮도록 연장되도록 형성되는 것을 특징으로 하는 디램 소자의 형성 방법.
  20. 제 14 항에 있어서,
    상기 절연막을 제거하는 단계를 더 구비하며,
    상기 유전막 및 상기 상부전극은 상기 하부전극의 외측벽 및 상기 제 1 층간절연막의 상부를 일부 덮도록 연장되도록 형성되는 것을 특징으로 하는 디램 소자의 형성 방법.
  21. 제 19 또는 20 항에 있어서,
    상기 제 1 층간절연막을 형성하기 전에,
    하부층간절연막을 형성하는 단계;
    상기 셀 어레이 영역에서, 이웃하는 두개의 상기 게이트 패턴들 사이의 상기 하부층간절연막을 관통하여 상기 반도체 기판과 접하는 제 3 콘택플러그를 형성하는 단계;
    상기 하부층간절연막 상에 상기 제 3 콘택플러그와 접하는 비트라인을 형성하는 단계를 더 구비하되,
    상기 하부전극은 상기 비트라인 상에 위치하며 상기 비트라인과 이격되도록 형성되는 것을 특징으로 하는 디램소자의 형성 방법.
  22. 제 19 또는 20 항에 있어서,
    상기 절연막을 형성하기 전에, 상기 셀 어레이 영역에서 이웃하는 두개의 상 기 게이트 패턴들 사이의 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하는 제 3 콘택플러그를 형성하는 단계를;
    상기 상부전극을 형성한 후에,
    상기 절연막 상에 제 3 층간절연막을 형성하는 단계;
    상기 제 3 층간절연막과 상기 제 2 층간절연막을 차례로 관통하여 상기 제 3 콘택플러그와 접하는 제 4 콘택플러그를 형성하는 단계; 및
    상기 제 3 층간절연막 상에 상기 제 4 콘택플러그와 접하는 비트라인 형성하는 단계를 더 구비하는 것을 특징으로 하는 디램 소자의 형성 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004044678B4 (de) * 2004-09-09 2006-08-31 Infineon Technologies Ag Verfahren zum Herstellen eines Kondensators
US7807582B2 (en) * 2006-03-06 2010-10-05 Micron Technology, Inc. Method of forming contacts for a memory device
KR100735483B1 (ko) * 2006-08-23 2007-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100799152B1 (ko) * 2006-10-02 2008-01-29 주식회사 하이닉스반도체 스토리지노드 쓰러짐을 방지한 실린더형 캐패시터의 제조방법
JP4823954B2 (ja) * 2007-03-30 2011-11-24 本田技研工業株式会社 自動二輪車用可動ステップ
KR101525499B1 (ko) * 2009-02-27 2015-06-03 삼성전자주식회사 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법
JP5613033B2 (ja) * 2010-05-19 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20120161215A1 (en) 2010-12-22 2012-06-28 Nick Lindert Rectangular capacitors for dynamic random access memory (dram) and dual-pass lithography methods to form the same
US8502293B2 (en) 2010-12-22 2013-08-06 Intel Corporation Capacitor with recessed plate portion for dynamic random access memory (DRAM) and method to form the same
US20120223413A1 (en) 2011-03-04 2012-09-06 Nick Lindert Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer
US8519510B2 (en) 2011-06-21 2013-08-27 Intel Corporation Semiconductor structure having an integrated quadruple-wall capacitor for embedded dynamic random access memory (eDRAM) and method to form the same
KR101521676B1 (ko) 2011-09-20 2015-05-19 엘지디스플레이 주식회사 유기발광 다이오드 표시장치 및 그의 제조방법
JP2015053337A (ja) * 2013-09-05 2015-03-19 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US9525147B2 (en) * 2014-09-25 2016-12-20 International Business Machines Corporation Fringing field assisted dielectrophoresis assembly of carbon nanotubes
US10546863B1 (en) * 2018-08-02 2020-01-28 Micron Technology, Inc. Method for fabricating bit line contact
CN111341725B (zh) * 2018-12-19 2022-09-13 联华电子股份有限公司 半导体图案的制作方法
TWI762252B (zh) * 2021-03-24 2022-04-21 華邦電子股份有限公司 記憶體結構及其製造方法
US11527537B2 (en) 2021-05-03 2022-12-13 Winbond Electronics Corp. Memory structure and manufacturing method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3014343B2 (ja) 1997-06-06 2000-02-28 科学技術振興事業団 肝細胞の培養方法
US6573548B2 (en) 1998-08-14 2003-06-03 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6429087B2 (en) 1999-08-30 2002-08-06 Micron Technology, Inc. Methods of forming capacitors
JP3555078B2 (ja) 2000-03-30 2004-08-18 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100824136B1 (ko) 2001-06-28 2008-04-21 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법
TW548838B (en) 2001-11-02 2003-08-21 Mosys Inc DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6794704B2 (en) 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors
JP2003224204A (ja) 2002-01-29 2003-08-08 Mitsubishi Electric Corp キャパシタを有する半導体装置
TW548802B (en) 2002-02-26 2003-08-21 Taiwan Semiconductor Mfg Manufacturing method of DRAM capacitor
JP2004207426A (ja) * 2002-12-25 2004-07-22 Renesas Technology Corp 半導体装置
TW578300B (en) 2003-01-28 2004-03-01 Promos Technologies Inc Trench type capacitor and its forming method
JP4744788B2 (ja) * 2003-05-22 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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