JP3555078B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳロジック回路部とＤＲＡＭが一つのチップ上に混載される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
汎用ＤＲＡＭは、情報を記憶するための複数のメモリセルと、メモリセルを選択するためのデコード回路等からなる周辺回路とが同一の半導体基板上に形成されている。
【０００３】
メモリセルは、信号電荷を蓄積することで情報を記憶する容量素子と、容量素子への信号電荷の蓄積や容量素子に蓄積された信号電荷を読み出すためのスイッチング素子であるトランジスタとを備えている。なお、トランジスタには、高集積化に有利なことからＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、あるいはＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が用いられる。また、周辺回路用のトランジスタには、製造工程をメモリセルと統一するため、メモリセルと同じ構造のＦＥＴが用いられる。
【０００４】
近年の汎用ＤＲＡＭは高集積化のためにメモリセルに対する更なる小型化が要求されている。しかしながら、容量素子の容量値は基本的に電極の面積とそれらに挟まれた絶縁膜の比誘電率によって決まるため、高容量化と小型化を両立させるためには特別な工夫が必要である。そこで、所望の容量を確保するために容量素子を立体的な構造で形成することが検討され、例えば、図４に示すようなシリンダー構造あるいは図５に示すようなスタック構造が採用されている。
【０００５】
図４はシリンダー構造の容量素子を有する汎用ＤＲＡＭの要部の構造を示す側断面図であり、図５はスタック構造の容量素子を有する汎用ＤＲＡＭの要部の構造を示す側断面図である。
【０００６】
図４に示すように、シリンダー構造の容量素子は、基板全面に成膜された層間膜１０２に溝（シリンダー１０３）が形成され、シリンダー１０３の内壁に沿って、リン（Ｐ）等の不純物が注入されたポリシリコン膜からなる下部電極（以下、容量下部電極と称する場合もある）１０４、Ｓｉ３Ｎ４膜やＴａ２Ｏ５膜等から成る容量膜１０５、及び下部電極１０４と同様のポリシリコン膜からなる上部電極１０７が順に積層された構造であり、シリンダー１０３を深く形成することで下部電極１０４や上部電極１０７の表面積を大きくしている。
【０００７】
なお、容量素子の下部電極１０４にポリシリコン膜を用いる場合、下部電極１０４の表面に微細な凹凸を設けて表面積を拡大する手法が試みられ、具体的には、ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）と呼ばれる球状、あるいは半球状のグレインが下部電極１０４の表面に形成される。また、容量膜１０５にＴａ２Ｏ５膜を用いる場合は、Ｔａ２Ｏ５膜とポリシリコンの反応を抑制するための窒化チタン（ＴｉＮ）膜１０６がＴａ２Ｏ５膜上に成膜される。
【０００８】
一方、図５に示すように、スタック構造の容量素子は、基板全面に成膜された層間絶縁膜２０２上に、リン（Ｐ）等の不純物が注入されたポリシリコン膜からなる凸形状の下部電極２０４が形成され、該下部電極２０４上にＳｉ３Ｎ４膜やＴａ２Ｏ５膜等から成る容量膜２０５、及び下部電極２０４と同様のポリシリコン膜から成る上部電極２０７が順に積層された構造あり、凸形状の下部電極２０４を大きく形成することで下部電極２０４や上部電極２０７の表面積を大きくしている。なお、容量素子の下部電極２０４にポリシリコン膜を用いる場合、図５に示すように、下部電極２０４の表面積を拡大するためにＨＳＧ２０６が形成される。
【０００９】
次に、上記容量素子を有する半導体装置（汎用ＤＲＡＭ）の製造方法について図６〜図９を用いて説明する。
【００１０】
図６及び図７は従来のシリンダー構造の容量素子を有する半導体装置の製造手順を示す側断面図であり、図８は従来のシリンダー構造の容量素子を有する半導体装置の他の製造手順を示す側断面図である。また、図９は従来のスタック構造の容量素子を有する半導体装置の製造手順を示す側断面図である。
【００１１】
なお、図６〜図９ではメモリセル用のトランジスタとしてＭＯＳ構造のｎチャネルトランジスタをｐ型半導体基板に形成する場合で説明する。また、図６〜図９では周辺回路用のトランジスタを記載していないが、周辺回路用のｎチャネルトランジスタはメモリセル用のトランジスタと同じ構成であり、ｐチャネルトランジスタはチャネル領域やソース・ドレイン領域の不純物の種類が違うことを除けば基本的に同じ構造である。
【００１２】
最初に、図６〜図８を用いてシリンダー構造の容量素子を有する汎用ＤＲＡＭの製造方法の例について説明する。
【００１３】
まず、各トランジスタを分離するための素子分離領域１１１として、酸化膜が充填された一様な深さの溝（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を公知の方法を用いてｐ型半導体基板１１０に形成する（図６（ａ））。
【００１４】
続いて、トランジスタの形成領域に、例えば、ボロン（Ｂ）を注入してチャネル領域（不図示）を形成した後、ｐ型半導体基板１１０の表面を熱酸化させることで厚さ７０〜８０オングストローム程度のゲート酸化膜１１２を成膜する。さらに、その上にゲート電極となる厚さ１５００オングストローム程度（３０００オングストローム以下）のポリシリコン膜をＣＶＤ法を用いて成膜し、フォトリソグラフィー技術を用いてそれらを所望の形状にパターニングし、ゲート電極１１３を形成する。
【００１５】
次に、ゲート電極１１３をマスクとして用い、ｐ型半導体基板１１０にヒ素（Ａｓ）あるいはリンを注入してＳＤエクステンション領域（不図示）を形成する。続いて、全面にシリコン酸化膜、シリコン窒化膜またはそれらを積層した絶縁膜を堆積し、エッチバックを行ってゲート電極１１３の側面にサイドウォール１１４を形成する。そして、ゲート電極１１３及びサイドウォール１１４をマスクとして用い、ｐ型半導体基板１１０にヒ素あるいはリンを注入してソース・ドレイン領域１１５を形成する（図６（ｂ））。
【００１６】
次に、全面に厚さ５０００〜８０００オングストロームのＳｉＯ２から成る層間絶縁膜１１６を常圧ＣＶＤ法を用いて成膜し、その上にフォトレジスト１１７を成膜してパターニングを行い、フォトレジスト１１７開口部の層間絶縁膜１１６をエッチング除去して、トランジスタのドレインと層間絶縁膜１１６の上面を繋げる容量コンタクト１１８を形成する（図６（ｃ））。なお、層間絶縁膜１１６はＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を含む構成にしてもよい。
【００１７】
次に、フォトレジスト１１７を除去した後、容量コンタクト１１８内に、例えば、リンがドープされたポリシリコン膜からなる容量電極１１９を埋め込む。さらに、層間絶縁膜１１６上に厚さ６０００〜１４０００オングストロームのＢＰＳＧ等から成るシリンダー層間膜１２０を成膜し、８００℃〜８５０℃、１０〜３０ｍｉｎ程度の熱処理を行ってＢＰＳＧを焼きしめる。なお、シリンダー層間膜１２０はＢＰＳＧ膜の上に常圧ＣＶＤ法により成膜したＳｉＯ２膜が積層された構造であってもよい。
【００１８】
続いて、全面にフォトレジスト１２１を形成してパターニングを行い、フォトレジスト１２１開口部のシリンダー層間膜１２０をエッチング除去して、容量コンタクト１１８とシリンダー層間膜１２０の上面を繋げる溝（シリンダー１２２）を形成する（図６（ｄ））。このとき形成されたシリンダー１２２内にＤＲＡＭ用の容量素子が形成される。
【００１９】
次に、フォトレジスト１２１を除去した後、シリンダー１２２の内壁を含む全面に容量素子の下部電極１２３となるリンが注入された厚さ１５００〜３０００オングストローム程度のポリシリコン膜（ドーズ量：１×１０１９〜１×１０２０ａｔｍｓ／ｃｍ３程度）を成膜する（図７（ｅ））。さらに、全面にフォトレジスト１２４を形成し、シリンダー１２２内のみにフォトレジスト１２４が残るようにパターニングを行い、シリンダー層間膜１２０上のポリシリコン膜をエッチング除去する。
【００２０】
続いて、シリンダー１２２内のフォトレジスト１２４を除去した後、シラン（ＳｉＨ４）を照射しつつアニール処理（５００〜６００℃、１０〜６０ｍｉｎ程度）を行ってＨＳＧの核を下部電極上に形成し、さらに、真空中でアニール処理（５００〜６００℃、１０〜６０ｍｉｎ）を行うことにより核の周りにグレインを成長させてＨＳＧ１２５を形成する（図７（ｆ））。
【００２１】
最後に、下部電極１２３上に容量膜１２６、ＴｉＮ膜１２７、及びリンがドープされたポリシリコンからなる上部電極１２８を順に成膜する（図７（ｇ））。以降、公知の工程を用いて配線が行われる。
【００２２】
なお、図７（ｇ）は図面を簡単にするために下部電極１２３上のＨＳＧ１２５を省略した様子を示しているが、実際には図７（ｆ）で示したように下部電極１２３上にＨＳＧ１２５が形成されている。
【００２３】
また、上記工程では、シリンダー層間膜１２０上のポリシリコン膜をエッチバックによって除去した後にシリンダー１２２内にＨＳＧ１２５を成長させているが、図８に示すように、シリンダー層間膜１２０及びシリンダー１２２内のポリシリコン膜上にＨＳＧ１２５を形成した後、シリンダー層間膜１２０上のポリシリコン膜及びＨＳＧ１２５をエッチバックによってそれぞれ除去し、シリンダー１２２内にポリシリコン膜（下部電極１２３）及びＨＳＧ１２５を残すようにしてもよい。このような手順は、例えば、特開平１１−２８４１３９号公報に記載されている。
【００２４】
次に、図９を用いてスタック構造の容量素子を有する汎用ＤＲＡＭの製造方法の例について説明する。
【００２５】
まず、図６（ａ）〜（ｃ）に示したように、シリンダー構造の容量素子を有する汎用ＤＲＡＭの製造工程と同様にして、ｐ型半導体基板２１０上に素子分離領域２１１及びトランジスタを形成し、全面に層間絶縁膜２１６を成膜した後、容量コンタクト２１８を形成する。なお、層間絶縁膜２１６はＢＰＳＧ膜上に常圧ＣＶＤ法により成膜したＳｉＯ２膜が積層された構造である。
【００２６】
次に、容量コンタクト２１８内に、例えば、リンがドープされたポリシリコン膜からなる容量電極２１９を埋め込み（図９（ａ））、リンが注入された厚さ６０００〜１００００オングストローム程度のポリシリコン膜（ドーズ量：１×１０１９〜１×１０２０ａｔｍｓ／ｃｍ３程度）２２２を全面に成膜する。続いて、全面にフォトレジスト２２４を形成し、容量素子の下部電極２２３となる領域のみにフォトレジスト２２４が残るようにパターニングを行い（図９（ｂ））、層間絶縁膜２１６上の不要なポリシリコン膜２２２をエッチング除去して下部電極２２３を形成する。
【００２７】
次に、フォトレジスト２２４を除去した後、シラン（ＳｉＨ４）を照射しつつアニール処理（５００〜６００℃、１０〜６０ｍｉｎ程度）を行ってＨＳＧの核を下部電極２２３上に形成し、さらに、真空中でアニール処理（５００〜６００℃、１０〜６０ｍｉｎ）を行うことにより核の周りにグレインを成長させてＨＳＧ２２５を形成する（図９（ｃ））。
【００２８】
最後に、下部電極２２３上に容量膜２２７、及びリンがドープされたポリシリコンからなる上部電極２２８を順に成膜する（図９（ｄ））。以降、公知の工程を用いて配線が行われる。
【００２９】
【発明が解決しようとする課題】
近年の半導体装置は、ＣＰＵ、論理回路、記憶装置などの機能をそれぞれ単体で有するだけではなく、それらを１つのチップ上に搭載して所望のシステムを実現するシステムオンチップ（ＳＯＣ）化が進んでいる。
【００３０】
このようなＣＰＵや論理回路等のＣＭＯＳロジック回路部とＤＲＡＭ部が混載される半導体装置において、ＣＭＯＳロジック回路部用のトランジスタとＤＲＡＭ部のメモリセル用のトランジスタとを形成し、その後、図６（ｃ）〜図７（ｇ）に示した手順でシリンダー構造の容量素子を形成すると、図７（ｆ）で示したＨＳＧの成長工程でＨＳＧが正常に形成されない製造不良が発生した。
【００３１】
一方、ＣＭＯＳロジック回路部とスタック構造の容量素子を備えたＤＲＡＭ部が混載される半導体装置では、図９（ａ）〜（ｄ）に示した手順でスタック構造の容量素子を形成すると、図９（ｃ）に示したＨＳＧの成長工程において、ＨＳＧが正常に形成される。
【００３２】
すなわち、ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載される構成で、かつシリンダー層間膜及びシリンダー内にポリシリコン膜を成膜し、シリンダー層間膜上のポリシリコン膜をエッチバックによって除去した後、シリンダー内にＨＳＧを形成する場合にのみＨＳＧが正常に形成されない。このことは、ＨＳＧの形成条件（ＨＳＧの核付け時間やアニール時間等）を変えても発生する問題であり、再現性がある。
【００３３】
なお、スタック構造の容量素子は、図９（ｃ）の工程で形成した下部電極が倒れやすく、下部電極間の距離が近いとＨＳＧ同士が繋がってしまう製造不良が発生する。特に、微細化と高容量化を両立させようとすると、細く高い下部電極を近接して形成する必要があるために上記製造不良がより発生しやすくなる。したがって、さらなる高集積化が要求される次世代の半導体装置では、容量素子にスタック構造よりもシリンダー構造を用いることが望ましい。
【００３４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載される半導体装置であっても、容量素子用のシリンダー内の下部電極上に確実にＨＳＧを形成することが可能な半導体装置の製造方法を提供することを目的とする。
【００３５】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体装置の製造方法は、ＣＭＯＳロジック回路部と、ポリシリコンで形成された、シリンダー型の容量下部電極を有するＤＲＡＭ部とが混載されたシステムオンチップの半導体装置の製造方法であって、
前記ＣＭＯＳロジック回路部およびＤＲＡＭ部のトランジスタをそれぞれ形成する第１の工程と、
全面に層間膜を形成し、該層間膜に溝部を形成する第２の工程と、
全面にポリシリコン膜を形成して前記層間膜を覆った後、シランを照射しつつアニール処理を行ってＨＳＧの核を該層間膜上及び該溝部内の下部電極上に形成し、さらに真空中でアニール処理を行うことにより核の周りにグレインを成長させて該層間膜上及び該溝部内の該ポリシリコン膜の表面にＨＳＧを形成する第３の工程と、
前記溝部以外の前記ポリシリコン膜を除去して前記容量下部電極を形成する第４の工程と、
を有する方法である。
【００３６】
このとき、前記層間膜はＢＰＳＧを含むものであり、前記ＣＭＯＳロジック部が有するｐチャネルトランジスタのポリシリコンから成るゲート電極にボロンが注入されたものである。
また、上記工程に加えて、前記容量下部電極上に容量膜を形成する第５の工程を有する方法である。
さらに、前記ＤＲＡＭ部は、
情報を記憶するための複数のメモリセルと、
前記メモリセルを選択するためのデコード回路を含む周辺回路と、
を有するものである。
ここで、チップ面積に占める前記メモリセルの割合は１０〜２５％であり、
前記周辺回路が有するｐチャネルトランジスタのポリシリコンから成るゲート電極にリンが注入されたものである。
【００３７】
上記のような半導体装置の製造方法は、層間膜及びシリンダー内に形成されたポリシリコン膜上にＨＳＧを形成した後、シリンダー内のポリシリコン膜及びＨＳＧを残して、層間膜上のポリシリコン膜及びＨＳＧを除去することで、ＣＭＯＳロジック回路部とＤＲＡＭが混載された半導体装置であってもシリンダー内にＨＳＧを確実に形成できる。
【００３８】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３９】
本発明の半導体装置の製造方法は、ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載された半導体装置を形成する場合に、図８に示した汎用ＤＲＡＭの製造工程と同様に、シリンダー層間膜上及びシリンダー内のポリシリコン膜上にＨＳＧを形成した後、シリンダー内のポリシリコン膜及びＨＳＧを残して、シリンダー層間膜上のポリシリコン膜とＨＳＧをそれぞれ除去する方法である。
【００４０】
発明者は、ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載された半導体装置の容量素子を上記手順で製造することで、シリンダー内にＨＳＧが確実に形成されることを見出した。
【００４１】
この理由は定かではないが、シリンダー層間膜上のポリシリコン膜を除去した後にシリンダー内にＨＳＧを形成する手順でＨＳＧが正常に成長しないのは、ＨＳＧを形成する前にポリシリコン膜を除去したことで露出するシリンダー層間膜の影響が考えられる。
【００４２】
すなわち、汎用ＤＲＡＭは、例えば、図１（ａ）に示すようにメモリセル１と周辺回路２が配置され、チップ面積に占めるメモリセル１の割合は５０〜６０％となる。一方、ＣＭＯＳロジック回路部とＤＲＡＭ部が混載された半導体装置では、例えば、図１（ｂ）に示すようにＣＭＯＳロジック回路部３とＤＲＡＭ用のメモリセル１及び周辺回路２が配置されるため、チップ面積に占めるメモリセル１の割合は１０〜２５％である。したがって、汎用ＤＲＡＭではＨＳＧの形成時に露出しているシリンダー層間膜のチップ面積に対する割合が少なく、逆にＣＭＯＳロジック回路部とＤＲＡＭ部が混載された半導体装置ではシリンダー層間膜のチップ面積に対する割合が多くなる。
【００４３】
また、汎用ＤＲＡＭでは、シリンダー層間膜の成膜後に８００℃〜８５０℃、１０〜３０ｍｉｎ程度の熱処理を行ってシリンダー層間膜中のＢＰＳＧを焼きしめることが可能であるが、ＣＭＯＳロジック回路部とＤＲＡＭ部が混載される半導体装置では、後述するように、高温（８００℃以上）を印加することでＣＭＯＳロジック回路部用のトランジスタ特性が変化してしまうために上記熱処理を行うことができない。したがって、ＢＰＳＧ中の不要物（水分等）を十分に除去できないため、これらがＨＳＧの成長時に悪影響を与えるものと思われる。
【００４４】
なお、スタック構造の容量素子を形成する場合もＨＳＧの形成時に層間絶縁膜が露出しているが、層間絶縁膜はシリンダー層間膜に比べて薄く、特にＢＰＳＧの絶対量が少ないためにＨＳＧが正常に形成されると考えられる。
【００４５】
ＣＭＯＳロジック回路部とＤＲＡＭ部が混載される半導体装置に高温の熱処理を行うことができない理由は以下による。
【００４６】
ＣＭＯＳロジック回路部用トランジスタには、高速動作等の高い性能が要求されるため、ｐチャネルトランジスタのゲート電極（ポリシリコン）にボロン（Ｂ）を注入し、ｎチャネルトランジスタのゲート電極（ポリシリコン）にリン（Ｐ）を注入してチャネルとゲート電極中の不純物の種類を一致させている。このようにすることで、ゲート酸化膜の直下に空乏領域が形成されて、チャネルが深くなることによるＯＮ電流の低減や制御性の低下が防止される。通常、容量素子はトランジスタが形成された後に形成されるため、容量素子の形成工程で高温が印加されると、ＣＭＯＳロジック回路部が有するｐチャネルトランジスタのゲート電極中のボロン（Ｂ）が拡散し、ゲート酸化膜を突き抜けてチャネル中に達する。このボロンの突き抜け現象によってトランジスタのスレショルド電圧Ｖｔが変化してしまう。
【００４７】
一方、汎用ＤＲＡＭの周辺回路用トランジスタには、高性能が要求されないため、ｐチャネルトランジスタのゲート電極（ポリシリコン）にｎチャネルトランジスタと同じリン（Ｐ）を注入して工程数を削減している。したがって、このような構成では上記ボロンの突き抜け現象が発生することはない。また、ゲート電極にボロンを注入する場合でも、汎用ＤＲＡＭの周辺回路用トランジスタのゲート酸化膜はＣＭＯＳロジック回路部用のトランジスタのそれに比べて厚く形成されるため、上記ボロンの突き抜け現象が発生しない。なお、ＳＯＣ化された半導体装置に搭載されるＤＲＡＭ部は、既存の汎用ＤＲＡＭを機能ブロックとしてそのまま載せるため、一般に、ＤＲＡＭ部の周辺回路用のトランジスタをＣＭＯＳロジック回路部用のトランジスタと同じ構造にすることはない。
【００４８】
以上説明したように、ＣＭＯＳロジック回路部とシリンダー構造を備えた容量素子を有するＤＲＡＭが混載された半導体装置であっても、本発明のようにシリンダー層間膜及びシリンダー内のポリシリコン膜上にＨＳＧを形成した後、シリンダー内のポリシリコン膜及びＨＳＧを残して、シリンダー層間膜上のポリシリコン膜及びＨＳＧを除去することで、シリンダー内にＨＳＧを確実に形成できる。したがって、ＣＭＯＳロジック回路部とＤＲＡＭ部が混載された半導体装置内に、高容量で小型化された容量素子を形成することができる。
【００４９】
次に、本発明の半導体装置の製造方法について図２及び図３を用いて説明する。図２及び図３は本発明の半導体装置の製造手順を示す側断面図である。なお、図２及び図３では、ＣＭＯＳロジック回路部が形成されるロジック部がＭＯＳ構造のｎチャネルトランジスタ及びｐチャネルトランジスタを有し、メモリセルがＭＯＳ構造のｎチャネルトランジスタとシリンダー構造の容量素子とを有する場合で説明する。また、上記各トランジスタは同一の半導体基板上に形成されるものとする。また、図２、図３ではＤＲＡＭ部の周辺回路用のトランジスタを記載していないが、周辺回路用のｎチャネルトランジスタはメモリセル用のトランジスタと同じ構成であり、ｐチャネルトランジスタはチャネル領域やソース・ドレイン領域の不純物の種類が違うことを除けば基本的に同じ構造である。
【００５０】
本発明の半導体装置の製造方法では、まず、ＣＭＯＳロジック回路部及びＤＲＡＭ部用の各トランジスタを分離するための素子分離領域１１として、酸化膜が充填された一様な深さの溝（ＳＴＩ）を公知の方法を用いて半導体基板１０に形成する（図２（ａ））。
【００５１】
続いて、ｐチャネルトランジスタの形成領域５に、例えば、ボロンを注入してｎウエル領域（不図示）を形成し、ｎチャネルトランジスタの形成領域４（メモリセル用トランジスタ形成領域６も含む）にヒ素またはリンを注入してｐウエル領域（不図示）を形成する。さらに、ｎチャネルトランジスタの形成領域４、６にボロンを注入してチャネル領域（不図示）を形成し、ｐチャネルトランジスタの形成領域５にヒ素またはリンを注入してチャネル領域（不図示）を形成する。
【００５２】
次に、半導体基板１０の表面を熱酸化させることで、厚さ３０〜４０オングストローム程度のゲート酸化膜１２を成膜し、その上にゲート電極となる厚さ１５００オングストローム程度（３０００オングストローム以下）のポリシリコン膜をＣＶＤ法により成膜し、フォトリソグラフィー技術を用いてそれらを所望の形状にパターニングし、各トランジスタのゲート電極１３をそれぞれ形成する。
【００５３】
次に、ゲート電極１３をマスクとして用い、ｎチャネルトランジスタの形成領域４、６にヒ素あるいはリンを注入してＳＤエクステンション領域（不図示）を形成する。同様に、ｐチャネルトランジスタの形成領域５にボロンを注入してＳＤエクステンション領域（不図示）を形成する。
【００５４】
続いて、全面にシリコン酸化膜、シリコン窒化膜またはそれらを積層した絶縁膜を堆積し、エッチバックを行って各ゲート電極の側面にサイドウォール１４をそれぞれ形成する。そして、ゲート電極１３及びサイドウォール１４をマスクとして用い、ｎチャネルトランジスタの形成領域４、６にヒ素あるいはリンを注入してソース・ドレイン領域１５を形成し、ｐチャネルトランジスタの形成領域５にボロンを注入してソース・ドレイン領域１５を形成する（図２（ｂ））。なお、このときのイオン注入工程によって、ｎチャネルトランジスタのゲート電極（ポリシリコン）にヒ素あるいはリンを注入し、ｐチャネルトランジスタのゲート電極にボロンを注入してもよい。
【００５５】
次に、半導体基板１０の全面に厚さ５０００〜８０００オングストローム程度のＳｉＯ２からなる層間絶縁膜１６を常圧ＣＶＤ法を用いて成膜し、その上にフォトレジスト１７を成膜してパターニングを行い、フォトレジスト１７開口部の層間絶縁膜１６をエッチング除去して、メモリセル用のトランジスタ６のドレインと層間絶縁膜１６の上面を繋げる容量コンタクト１８を形成する（図２（ｃ））。なお、層間絶縁膜１６はＢＰＳＧを含む構成にしてもよい。
【００５６】
次に、フォトレジスト１７を除去した後、容量コンタクト１８内に、例えば、リンがドープされたポリシリコンをＣＶＤ法により埋め込み、エッチバックすることで不要なポリシリコンを除去し、容量コンタクト１８内に容量電極１９を形成する。
【００５７】
続いて、全面に厚さ６０００〜１４０００オングストローム程度のＢＰＳＧからなるシリンダー層間膜２０を成膜する。なお、シリンダー層間膜２０はＢＰＳＧ膜の上に常圧ＣＶＤ法により成膜したＳｉＯ２膜が積層された構造であってもよい。
【００５８】
次に、全面にフォトレジスト２１を形成してパターニングを行い、フォトレジスト２１の開口部のシリンダー層間膜２０をエッチング除去して、容量コンタクト１８とシリンダー層間膜２０の上面を繋げる溝であるシリンダー２２を形成する（図２（ｄ））。このとき形成されたシリンダー２２内にＤＲＡＭ用の容量素子が形成される。
【００５９】
次に、フォトレジスト２１を除去した後、シリンダー２２の内壁を含む全面に、容量素子の下部電極２３となるリンが注入された厚さ１５００〜３０００オングストローム程度のポリシリコン膜（ドーズ量：１×１０１９〜１×１０２０ａｔｍｓ／ｃｍ３程度）を成膜する（図３（ｅ））。続いて、シランを照射しつつアニール処理（５００〜６００℃、１０〜６０ｍｉｎ程度）を行ってＨＳＧの核をシリンダー層間膜２０上及びシリンダー２２内の下部電極２３上に形成し、さらに、真空中でアニール処理（５００〜６００℃、１０〜６０ｍｉｎ）を行うことにより核の周りにグレインを成長させてシリンダー層間膜２０上及びシリンダー２２内のポリシリコン膜上にＨＳＧ２４を形成する。
【００６０】
次に、全面にフォトレジスト２５を形成し、シリンダー２２内のみにフォトレジスト２５が残るようにパターニングを行い（図３（ｆ））、シリンダー層間膜２０上のポリシリコン膜及びＨＳＧ２４をそれぞれエッチング除去する。
【００６１】
最後に、シリンダー２２内のフォトレジスト２５を除去し、下部電極２３上に容量膜２６、及びポリシリコンから成る上部電極２８を順に成膜する（図３（ｇ））。以降、公知の工程によって配線が行われる。
【００６２】
なお、容量膜２６にＴａ２Ｏ５膜を用いる場合は、図３（ｇ）に示すように、Ｔａ２Ｏ５膜とポリシリコンの反応を抑制するためのＴｉＮ膜２７がＴａ２Ｏ５膜上に成膜される。また、図３（ｇ）は図面を簡単にするために下部電極２３上のＨＳＧ２４を省略した様子を示しているが、実際には図３（ｆ）で示したように下部電極２３上にＨＳＧ２４が形成される。
【００６３】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００６４】
層間膜及びシリンダー内に形成されたポリシリコン膜上にＨＳＧを形成した後、シリンダー内のポリシリコン膜及びＨＳＧを残して、層間膜上のポリシリコン膜及びＨＳＧを除去することで、シリンダー内にＨＳＧを確実に形成できるため、ＣＭＯＳロジック回路部とＤＲＡＭ部が混載された半導体装置内に高容量で小型化された容量素子を形成することができる。
【図面の簡単な説明】
【図１】半導体装置の素子配置の一例を示す図であり、同図（ａ）は汎用ＤＲＡＭの平面図、同図（ｂ）はＣＭＯＳロジック回路部とＤＲＡＭが混載された半導体装置の平面図である。
【図２】本発明の半導体装置の製造手順を示す側断面図である。
【図３】本発明の半導体装置の製造手順を示す側断面図である。
【図４】シリンダー構造の容量素子を有する汎用ＤＲＡＭの要部の構造を示す側断面図である。
【図５】スタック構造の容量素子を有する汎用ＤＲＡＭの要部の構造を示す側断面図である。
【図６】従来のシリンダー構造の容量素子を有する半導体装置の製造手順を示す側断面図である。
【図７】従来のシリンダー構造の容量素子を有する半導体装置の製造手順を示す側断面図である。
【図８】従来のシリンダー構造の容量素子を有する半導体装置の他の製造手順を示す側断面図である。
【図９】従来のスタック構造の容量素子を有する半導体装置の製造手順を示す側断面図である。
【符号の説明】
１ メモリセル
２ 周辺回路
３ ＣＭＯＳロジック回路部
４ ｎチャネルトランジスタ形成領域
５ ｐチャネルトランジスタ形成領域
６ メモリセル用トランジスタ形成領域
１０ 半導体基板
１１ 素子分離領域
１２ ゲート酸化膜
１３ ゲート電極
１４ サイドウォール
１５ ソース・ドレイン領域
１６ 層間絶縁膜
１７、２１、２５ フォトレジスト
１８ 容量コンタクト
１９ 容量電極
２０ シリンダー層間膜
２２ シリンダー
２３ 下部電極
２４ ＨＳＧ
２６ Ｔａ２Ｏ５膜
２７ ＴｉＮ膜
２８ 上部電極
【発明の属する技術分野】
本発明はＣＭＯＳロジック回路部とＤＲＡＭが一つのチップ上に混載される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
汎用ＤＲＡＭは、情報を記憶するための複数のメモリセルと、メモリセルを選択するためのデコード回路等からなる周辺回路とが同一の半導体基板上に形成されている。
【０００３】
メモリセルは、信号電荷を蓄積することで情報を記憶する容量素子と、容量素子への信号電荷の蓄積や容量素子に蓄積された信号電荷を読み出すためのスイッチング素子であるトランジスタとを備えている。なお、トランジスタには、高集積化に有利なことからＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、あるいはＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が用いられる。また、周辺回路用のトランジスタには、製造工程をメモリセルと統一するため、メモリセルと同じ構造のＦＥＴが用いられる。
【０００４】
近年の汎用ＤＲＡＭは高集積化のためにメモリセルに対する更なる小型化が要求されている。しかしながら、容量素子の容量値は基本的に電極の面積とそれらに挟まれた絶縁膜の比誘電率によって決まるため、高容量化と小型化を両立させるためには特別な工夫が必要である。そこで、所望の容量を確保するために容量素子を立体的な構造で形成することが検討され、例えば、図４に示すようなシリンダー構造あるいは図５に示すようなスタック構造が採用されている。
【０００５】
図４はシリンダー構造の容量素子を有する汎用ＤＲＡＭの要部の構造を示す側断面図であり、図５はスタック構造の容量素子を有する汎用ＤＲＡＭの要部の構造を示す側断面図である。
【０００６】
図４に示すように、シリンダー構造の容量素子は、基板全面に成膜された層間膜１０２に溝（シリンダー１０３）が形成され、シリンダー１０３の内壁に沿って、リン（Ｐ）等の不純物が注入されたポリシリコン膜からなる下部電極（以下、容量下部電極と称する場合もある）１０４、Ｓｉ３Ｎ４膜やＴａ２Ｏ５膜等から成る容量膜１０５、及び下部電極１０４と同様のポリシリコン膜からなる上部電極１０７が順に積層された構造であり、シリンダー１０３を深く形成することで下部電極１０４や上部電極１０７の表面積を大きくしている。
【０００７】
なお、容量素子の下部電極１０４にポリシリコン膜を用いる場合、下部電極１０４の表面に微細な凹凸を設けて表面積を拡大する手法が試みられ、具体的には、ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）と呼ばれる球状、あるいは半球状のグレインが下部電極１０４の表面に形成される。また、容量膜１０５にＴａ２Ｏ５膜を用いる場合は、Ｔａ２Ｏ５膜とポリシリコンの反応を抑制するための窒化チタン（ＴｉＮ）膜１０６がＴａ２Ｏ５膜上に成膜される。
【０００８】
一方、図５に示すように、スタック構造の容量素子は、基板全面に成膜された層間絶縁膜２０２上に、リン（Ｐ）等の不純物が注入されたポリシリコン膜からなる凸形状の下部電極２０４が形成され、該下部電極２０４上にＳｉ３Ｎ４膜やＴａ２Ｏ５膜等から成る容量膜２０５、及び下部電極２０４と同様のポリシリコン膜から成る上部電極２０７が順に積層された構造あり、凸形状の下部電極２０４を大きく形成することで下部電極２０４や上部電極２０７の表面積を大きくしている。なお、容量素子の下部電極２０４にポリシリコン膜を用いる場合、図５に示すように、下部電極２０４の表面積を拡大するためにＨＳＧ２０６が形成される。
【０００９】
次に、上記容量素子を有する半導体装置（汎用ＤＲＡＭ）の製造方法について図６〜図９を用いて説明する。
【００１０】
図６及び図７は従来のシリンダー構造の容量素子を有する半導体装置の製造手順を示す側断面図であり、図８は従来のシリンダー構造の容量素子を有する半導体装置の他の製造手順を示す側断面図である。また、図９は従来のスタック構造の容量素子を有する半導体装置の製造手順を示す側断面図である。
【００１１】
なお、図６〜図９ではメモリセル用のトランジスタとしてＭＯＳ構造のｎチャネルトランジスタをｐ型半導体基板に形成する場合で説明する。また、図６〜図９では周辺回路用のトランジスタを記載していないが、周辺回路用のｎチャネルトランジスタはメモリセル用のトランジスタと同じ構成であり、ｐチャネルトランジスタはチャネル領域やソース・ドレイン領域の不純物の種類が違うことを除けば基本的に同じ構造である。
【００１２】
最初に、図６〜図８を用いてシリンダー構造の容量素子を有する汎用ＤＲＡＭの製造方法の例について説明する。
【００１３】
まず、各トランジスタを分離するための素子分離領域１１１として、酸化膜が充填された一様な深さの溝（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を公知の方法を用いてｐ型半導体基板１１０に形成する（図６（ａ））。
【００１４】
続いて、トランジスタの形成領域に、例えば、ボロン（Ｂ）を注入してチャネル領域（不図示）を形成した後、ｐ型半導体基板１１０の表面を熱酸化させることで厚さ７０〜８０オングストローム程度のゲート酸化膜１１２を成膜する。さらに、その上にゲート電極となる厚さ１５００オングストローム程度（３０００オングストローム以下）のポリシリコン膜をＣＶＤ法を用いて成膜し、フォトリソグラフィー技術を用いてそれらを所望の形状にパターニングし、ゲート電極１１３を形成する。
【００１５】
次に、ゲート電極１１３をマスクとして用い、ｐ型半導体基板１１０にヒ素（Ａｓ）あるいはリンを注入してＳＤエクステンション領域（不図示）を形成する。続いて、全面にシリコン酸化膜、シリコン窒化膜またはそれらを積層した絶縁膜を堆積し、エッチバックを行ってゲート電極１１３の側面にサイドウォール１１４を形成する。そして、ゲート電極１１３及びサイドウォール１１４をマスクとして用い、ｐ型半導体基板１１０にヒ素あるいはリンを注入してソース・ドレイン領域１１５を形成する（図６（ｂ））。
【００１６】
次に、全面に厚さ５０００〜８０００オングストロームのＳｉＯ２から成る層間絶縁膜１１６を常圧ＣＶＤ法を用いて成膜し、その上にフォトレジスト１１７を成膜してパターニングを行い、フォトレジスト１１７開口部の層間絶縁膜１１６をエッチング除去して、トランジスタのドレインと層間絶縁膜１１６の上面を繋げる容量コンタクト１１８を形成する（図６（ｃ））。なお、層間絶縁膜１１６はＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を含む構成にしてもよい。
【００１７】
次に、フォトレジスト１１７を除去した後、容量コンタクト１１８内に、例えば、リンがドープされたポリシリコン膜からなる容量電極１１９を埋め込む。さらに、層間絶縁膜１１６上に厚さ６０００〜１４０００オングストロームのＢＰＳＧ等から成るシリンダー層間膜１２０を成膜し、８００℃〜８５０℃、１０〜３０ｍｉｎ程度の熱処理を行ってＢＰＳＧを焼きしめる。なお、シリンダー層間膜１２０はＢＰＳＧ膜の上に常圧ＣＶＤ法により成膜したＳｉＯ２膜が積層された構造であってもよい。
【００１８】
続いて、全面にフォトレジスト１２１を形成してパターニングを行い、フォトレジスト１２１開口部のシリンダー層間膜１２０をエッチング除去して、容量コンタクト１１８とシリンダー層間膜１２０の上面を繋げる溝（シリンダー１２２）を形成する（図６（ｄ））。このとき形成されたシリンダー１２２内にＤＲＡＭ用の容量素子が形成される。
【００１９】
次に、フォトレジスト１２１を除去した後、シリンダー１２２の内壁を含む全面に容量素子の下部電極１２３となるリンが注入された厚さ１５００〜３０００オングストローム程度のポリシリコン膜（ドーズ量：１×１０１９〜１×１０２０ａｔｍｓ／ｃｍ３程度）を成膜する（図７（ｅ））。さらに、全面にフォトレジスト１２４を形成し、シリンダー１２２内のみにフォトレジスト１２４が残るようにパターニングを行い、シリンダー層間膜１２０上のポリシリコン膜をエッチング除去する。
【００２０】
続いて、シリンダー１２２内のフォトレジスト１２４を除去した後、シラン（ＳｉＨ４）を照射しつつアニール処理（５００〜６００℃、１０〜６０ｍｉｎ程度）を行ってＨＳＧの核を下部電極上に形成し、さらに、真空中でアニール処理（５００〜６００℃、１０〜６０ｍｉｎ）を行うことにより核の周りにグレインを成長させてＨＳＧ１２５を形成する（図７（ｆ））。
【００２１】
最後に、下部電極１２３上に容量膜１２６、ＴｉＮ膜１２７、及びリンがドープされたポリシリコンからなる上部電極１２８を順に成膜する（図７（ｇ））。以降、公知の工程を用いて配線が行われる。
【００２２】
なお、図７（ｇ）は図面を簡単にするために下部電極１２３上のＨＳＧ１２５を省略した様子を示しているが、実際には図７（ｆ）で示したように下部電極１２３上にＨＳＧ１２５が形成されている。
【００２３】
また、上記工程では、シリンダー層間膜１２０上のポリシリコン膜をエッチバックによって除去した後にシリンダー１２２内にＨＳＧ１２５を成長させているが、図８に示すように、シリンダー層間膜１２０及びシリンダー１２２内のポリシリコン膜上にＨＳＧ１２５を形成した後、シリンダー層間膜１２０上のポリシリコン膜及びＨＳＧ１２５をエッチバックによってそれぞれ除去し、シリンダー１２２内にポリシリコン膜（下部電極１２３）及びＨＳＧ１２５を残すようにしてもよい。このような手順は、例えば、特開平１１−２８４１３９号公報に記載されている。
【００２４】
次に、図９を用いてスタック構造の容量素子を有する汎用ＤＲＡＭの製造方法の例について説明する。
【００２５】
まず、図６（ａ）〜（ｃ）に示したように、シリンダー構造の容量素子を有する汎用ＤＲＡＭの製造工程と同様にして、ｐ型半導体基板２１０上に素子分離領域２１１及びトランジスタを形成し、全面に層間絶縁膜２１６を成膜した後、容量コンタクト２１８を形成する。なお、層間絶縁膜２１６はＢＰＳＧ膜上に常圧ＣＶＤ法により成膜したＳｉＯ２膜が積層された構造である。
【００２６】
次に、容量コンタクト２１８内に、例えば、リンがドープされたポリシリコン膜からなる容量電極２１９を埋め込み（図９（ａ））、リンが注入された厚さ６０００〜１００００オングストローム程度のポリシリコン膜（ドーズ量：１×１０１９〜１×１０２０ａｔｍｓ／ｃｍ３程度）２２２を全面に成膜する。続いて、全面にフォトレジスト２２４を形成し、容量素子の下部電極２２３となる領域のみにフォトレジスト２２４が残るようにパターニングを行い（図９（ｂ））、層間絶縁膜２１６上の不要なポリシリコン膜２２２をエッチング除去して下部電極２２３を形成する。
【００２７】
次に、フォトレジスト２２４を除去した後、シラン（ＳｉＨ４）を照射しつつアニール処理（５００〜６００℃、１０〜６０ｍｉｎ程度）を行ってＨＳＧの核を下部電極２２３上に形成し、さらに、真空中でアニール処理（５００〜６００℃、１０〜６０ｍｉｎ）を行うことにより核の周りにグレインを成長させてＨＳＧ２２５を形成する（図９（ｃ））。
【００２８】
最後に、下部電極２２３上に容量膜２２７、及びリンがドープされたポリシリコンからなる上部電極２２８を順に成膜する（図９（ｄ））。以降、公知の工程を用いて配線が行われる。
【００２９】
【発明が解決しようとする課題】
近年の半導体装置は、ＣＰＵ、論理回路、記憶装置などの機能をそれぞれ単体で有するだけではなく、それらを１つのチップ上に搭載して所望のシステムを実現するシステムオンチップ（ＳＯＣ）化が進んでいる。
【００３０】
このようなＣＰＵや論理回路等のＣＭＯＳロジック回路部とＤＲＡＭ部が混載される半導体装置において、ＣＭＯＳロジック回路部用のトランジスタとＤＲＡＭ部のメモリセル用のトランジスタとを形成し、その後、図６（ｃ）〜図７（ｇ）に示した手順でシリンダー構造の容量素子を形成すると、図７（ｆ）で示したＨＳＧの成長工程でＨＳＧが正常に形成されない製造不良が発生した。
【００３１】
一方、ＣＭＯＳロジック回路部とスタック構造の容量素子を備えたＤＲＡＭ部が混載される半導体装置では、図９（ａ）〜（ｄ）に示した手順でスタック構造の容量素子を形成すると、図９（ｃ）に示したＨＳＧの成長工程において、ＨＳＧが正常に形成される。
【００３２】
すなわち、ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載される構成で、かつシリンダー層間膜及びシリンダー内にポリシリコン膜を成膜し、シリンダー層間膜上のポリシリコン膜をエッチバックによって除去した後、シリンダー内にＨＳＧを形成する場合にのみＨＳＧが正常に形成されない。このことは、ＨＳＧの形成条件（ＨＳＧの核付け時間やアニール時間等）を変えても発生する問題であり、再現性がある。
【００３３】
なお、スタック構造の容量素子は、図９（ｃ）の工程で形成した下部電極が倒れやすく、下部電極間の距離が近いとＨＳＧ同士が繋がってしまう製造不良が発生する。特に、微細化と高容量化を両立させようとすると、細く高い下部電極を近接して形成する必要があるために上記製造不良がより発生しやすくなる。したがって、さらなる高集積化が要求される次世代の半導体装置では、容量素子にスタック構造よりもシリンダー構造を用いることが望ましい。
【００３４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載される半導体装置であっても、容量素子用のシリンダー内の下部電極上に確実にＨＳＧを形成することが可能な半導体装置の製造方法を提供することを目的とする。
【００３５】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体装置の製造方法は、ＣＭＯＳロジック回路部と、ポリシリコンで形成された、シリンダー型の容量下部電極を有するＤＲＡＭ部とが混載されたシステムオンチップの半導体装置の製造方法であって、
前記ＣＭＯＳロジック回路部およびＤＲＡＭ部のトランジスタをそれぞれ形成する第１の工程と、
全面に層間膜を形成し、該層間膜に溝部を形成する第２の工程と、
全面にポリシリコン膜を形成して前記層間膜を覆った後、シランを照射しつつアニール処理を行ってＨＳＧの核を該層間膜上及び該溝部内の下部電極上に形成し、さらに真空中でアニール処理を行うことにより核の周りにグレインを成長させて該層間膜上及び該溝部内の該ポリシリコン膜の表面にＨＳＧを形成する第３の工程と、
前記溝部以外の前記ポリシリコン膜を除去して前記容量下部電極を形成する第４の工程と、
を有する方法である。
【００３６】
このとき、前記層間膜はＢＰＳＧを含むものであり、前記ＣＭＯＳロジック部が有するｐチャネルトランジスタのポリシリコンから成るゲート電極にボロンが注入されたものである。
また、上記工程に加えて、前記容量下部電極上に容量膜を形成する第５の工程を有する方法である。
さらに、前記ＤＲＡＭ部は、
情報を記憶するための複数のメモリセルと、
前記メモリセルを選択するためのデコード回路を含む周辺回路と、
を有するものである。
ここで、チップ面積に占める前記メモリセルの割合は１０〜２５％であり、
前記周辺回路が有するｐチャネルトランジスタのポリシリコンから成るゲート電極にリンが注入されたものである。
【００３７】
上記のような半導体装置の製造方法は、層間膜及びシリンダー内に形成されたポリシリコン膜上にＨＳＧを形成した後、シリンダー内のポリシリコン膜及びＨＳＧを残して、層間膜上のポリシリコン膜及びＨＳＧを除去することで、ＣＭＯＳロジック回路部とＤＲＡＭが混載された半導体装置であってもシリンダー内にＨＳＧを確実に形成できる。
【００３８】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３９】
本発明の半導体装置の製造方法は、ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載された半導体装置を形成する場合に、図８に示した汎用ＤＲＡＭの製造工程と同様に、シリンダー層間膜上及びシリンダー内のポリシリコン膜上にＨＳＧを形成した後、シリンダー内のポリシリコン膜及びＨＳＧを残して、シリンダー層間膜上のポリシリコン膜とＨＳＧをそれぞれ除去する方法である。
【００４０】
発明者は、ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載された半導体装置の容量素子を上記手順で製造することで、シリンダー内にＨＳＧが確実に形成されることを見出した。
【００４１】
この理由は定かではないが、シリンダー層間膜上のポリシリコン膜を除去した後にシリンダー内にＨＳＧを形成する手順でＨＳＧが正常に成長しないのは、ＨＳＧを形成する前にポリシリコン膜を除去したことで露出するシリンダー層間膜の影響が考えられる。
【００４２】
すなわち、汎用ＤＲＡＭは、例えば、図１（ａ）に示すようにメモリセル１と周辺回路２が配置され、チップ面積に占めるメモリセル１の割合は５０〜６０％となる。一方、ＣＭＯＳロジック回路部とＤＲＡＭ部が混載された半導体装置では、例えば、図１（ｂ）に示すようにＣＭＯＳロジック回路部３とＤＲＡＭ用のメモリセル１及び周辺回路２が配置されるため、チップ面積に占めるメモリセル１の割合は１０〜２５％である。したがって、汎用ＤＲＡＭではＨＳＧの形成時に露出しているシリンダー層間膜のチップ面積に対する割合が少なく、逆にＣＭＯＳロジック回路部とＤＲＡＭ部が混載された半導体装置ではシリンダー層間膜のチップ面積に対する割合が多くなる。
【００４３】
また、汎用ＤＲＡＭでは、シリンダー層間膜の成膜後に８００℃〜８５０℃、１０〜３０ｍｉｎ程度の熱処理を行ってシリンダー層間膜中のＢＰＳＧを焼きしめることが可能であるが、ＣＭＯＳロジック回路部とＤＲＡＭ部が混載される半導体装置では、後述するように、高温（８００℃以上）を印加することでＣＭＯＳロジック回路部用のトランジスタ特性が変化してしまうために上記熱処理を行うことができない。したがって、ＢＰＳＧ中の不要物（水分等）を十分に除去できないため、これらがＨＳＧの成長時に悪影響を与えるものと思われる。
【００４４】
なお、スタック構造の容量素子を形成する場合もＨＳＧの形成時に層間絶縁膜が露出しているが、層間絶縁膜はシリンダー層間膜に比べて薄く、特にＢＰＳＧの絶対量が少ないためにＨＳＧが正常に形成されると考えられる。
【００４５】
ＣＭＯＳロジック回路部とＤＲＡＭ部が混載される半導体装置に高温の熱処理を行うことができない理由は以下による。
【００４６】
ＣＭＯＳロジック回路部用トランジスタには、高速動作等の高い性能が要求されるため、ｐチャネルトランジスタのゲート電極（ポリシリコン）にボロン（Ｂ）を注入し、ｎチャネルトランジスタのゲート電極（ポリシリコン）にリン（Ｐ）を注入してチャネルとゲート電極中の不純物の種類を一致させている。このようにすることで、ゲート酸化膜の直下に空乏領域が形成されて、チャネルが深くなることによるＯＮ電流の低減や制御性の低下が防止される。通常、容量素子はトランジスタが形成された後に形成されるため、容量素子の形成工程で高温が印加されると、ＣＭＯＳロジック回路部が有するｐチャネルトランジスタのゲート電極中のボロン（Ｂ）が拡散し、ゲート酸化膜を突き抜けてチャネル中に達する。このボロンの突き抜け現象によってトランジスタのスレショルド電圧Ｖｔが変化してしまう。
【００４７】
一方、汎用ＤＲＡＭの周辺回路用トランジスタには、高性能が要求されないため、ｐチャネルトランジスタのゲート電極（ポリシリコン）にｎチャネルトランジスタと同じリン（Ｐ）を注入して工程数を削減している。したがって、このような構成では上記ボロンの突き抜け現象が発生することはない。また、ゲート電極にボロンを注入する場合でも、汎用ＤＲＡＭの周辺回路用トランジスタのゲート酸化膜はＣＭＯＳロジック回路部用のトランジスタのそれに比べて厚く形成されるため、上記ボロンの突き抜け現象が発生しない。なお、ＳＯＣ化された半導体装置に搭載されるＤＲＡＭ部は、既存の汎用ＤＲＡＭを機能ブロックとしてそのまま載せるため、一般に、ＤＲＡＭ部の周辺回路用のトランジスタをＣＭＯＳロジック回路部用のトランジスタと同じ構造にすることはない。
【００４８】
以上説明したように、ＣＭＯＳロジック回路部とシリンダー構造を備えた容量素子を有するＤＲＡＭが混載された半導体装置であっても、本発明のようにシリンダー層間膜及びシリンダー内のポリシリコン膜上にＨＳＧを形成した後、シリンダー内のポリシリコン膜及びＨＳＧを残して、シリンダー層間膜上のポリシリコン膜及びＨＳＧを除去することで、シリンダー内にＨＳＧを確実に形成できる。したがって、ＣＭＯＳロジック回路部とＤＲＡＭ部が混載された半導体装置内に、高容量で小型化された容量素子を形成することができる。
【００４９】
次に、本発明の半導体装置の製造方法について図２及び図３を用いて説明する。図２及び図３は本発明の半導体装置の製造手順を示す側断面図である。なお、図２及び図３では、ＣＭＯＳロジック回路部が形成されるロジック部がＭＯＳ構造のｎチャネルトランジスタ及びｐチャネルトランジスタを有し、メモリセルがＭＯＳ構造のｎチャネルトランジスタとシリンダー構造の容量素子とを有する場合で説明する。また、上記各トランジスタは同一の半導体基板上に形成されるものとする。また、図２、図３ではＤＲＡＭ部の周辺回路用のトランジスタを記載していないが、周辺回路用のｎチャネルトランジスタはメモリセル用のトランジスタと同じ構成であり、ｐチャネルトランジスタはチャネル領域やソース・ドレイン領域の不純物の種類が違うことを除けば基本的に同じ構造である。
【００５０】
本発明の半導体装置の製造方法では、まず、ＣＭＯＳロジック回路部及びＤＲＡＭ部用の各トランジスタを分離するための素子分離領域１１として、酸化膜が充填された一様な深さの溝（ＳＴＩ）を公知の方法を用いて半導体基板１０に形成する（図２（ａ））。
【００５１】
続いて、ｐチャネルトランジスタの形成領域５に、例えば、ボロンを注入してｎウエル領域（不図示）を形成し、ｎチャネルトランジスタの形成領域４（メモリセル用トランジスタ形成領域６も含む）にヒ素またはリンを注入してｐウエル領域（不図示）を形成する。さらに、ｎチャネルトランジスタの形成領域４、６にボロンを注入してチャネル領域（不図示）を形成し、ｐチャネルトランジスタの形成領域５にヒ素またはリンを注入してチャネル領域（不図示）を形成する。
【００５２】
次に、半導体基板１０の表面を熱酸化させることで、厚さ３０〜４０オングストローム程度のゲート酸化膜１２を成膜し、その上にゲート電極となる厚さ１５００オングストローム程度（３０００オングストローム以下）のポリシリコン膜をＣＶＤ法により成膜し、フォトリソグラフィー技術を用いてそれらを所望の形状にパターニングし、各トランジスタのゲート電極１３をそれぞれ形成する。
【００５３】
次に、ゲート電極１３をマスクとして用い、ｎチャネルトランジスタの形成領域４、６にヒ素あるいはリンを注入してＳＤエクステンション領域（不図示）を形成する。同様に、ｐチャネルトランジスタの形成領域５にボロンを注入してＳＤエクステンション領域（不図示）を形成する。
【００５４】
続いて、全面にシリコン酸化膜、シリコン窒化膜またはそれらを積層した絶縁膜を堆積し、エッチバックを行って各ゲート電極の側面にサイドウォール１４をそれぞれ形成する。そして、ゲート電極１３及びサイドウォール１４をマスクとして用い、ｎチャネルトランジスタの形成領域４、６にヒ素あるいはリンを注入してソース・ドレイン領域１５を形成し、ｐチャネルトランジスタの形成領域５にボロンを注入してソース・ドレイン領域１５を形成する（図２（ｂ））。なお、このときのイオン注入工程によって、ｎチャネルトランジスタのゲート電極（ポリシリコン）にヒ素あるいはリンを注入し、ｐチャネルトランジスタのゲート電極にボロンを注入してもよい。
【００５５】
次に、半導体基板１０の全面に厚さ５０００〜８０００オングストローム程度のＳｉＯ２からなる層間絶縁膜１６を常圧ＣＶＤ法を用いて成膜し、その上にフォトレジスト１７を成膜してパターニングを行い、フォトレジスト１７開口部の層間絶縁膜１６をエッチング除去して、メモリセル用のトランジスタ６のドレインと層間絶縁膜１６の上面を繋げる容量コンタクト１８を形成する（図２（ｃ））。なお、層間絶縁膜１６はＢＰＳＧを含む構成にしてもよい。
【００５６】
次に、フォトレジスト１７を除去した後、容量コンタクト１８内に、例えば、リンがドープされたポリシリコンをＣＶＤ法により埋め込み、エッチバックすることで不要なポリシリコンを除去し、容量コンタクト１８内に容量電極１９を形成する。
【００５７】
続いて、全面に厚さ６０００〜１４０００オングストローム程度のＢＰＳＧからなるシリンダー層間膜２０を成膜する。なお、シリンダー層間膜２０はＢＰＳＧ膜の上に常圧ＣＶＤ法により成膜したＳｉＯ２膜が積層された構造であってもよい。
【００５８】
次に、全面にフォトレジスト２１を形成してパターニングを行い、フォトレジスト２１の開口部のシリンダー層間膜２０をエッチング除去して、容量コンタクト１８とシリンダー層間膜２０の上面を繋げる溝であるシリンダー２２を形成する（図２（ｄ））。このとき形成されたシリンダー２２内にＤＲＡＭ用の容量素子が形成される。
【００５９】
次に、フォトレジスト２１を除去した後、シリンダー２２の内壁を含む全面に、容量素子の下部電極２３となるリンが注入された厚さ１５００〜３０００オングストローム程度のポリシリコン膜（ドーズ量：１×１０１９〜１×１０２０ａｔｍｓ／ｃｍ３程度）を成膜する（図３（ｅ））。続いて、シランを照射しつつアニール処理（５００〜６００℃、１０〜６０ｍｉｎ程度）を行ってＨＳＧの核をシリンダー層間膜２０上及びシリンダー２２内の下部電極２３上に形成し、さらに、真空中でアニール処理（５００〜６００℃、１０〜６０ｍｉｎ）を行うことにより核の周りにグレインを成長させてシリンダー層間膜２０上及びシリンダー２２内のポリシリコン膜上にＨＳＧ２４を形成する。
【００６０】
次に、全面にフォトレジスト２５を形成し、シリンダー２２内のみにフォトレジスト２５が残るようにパターニングを行い（図３（ｆ））、シリンダー層間膜２０上のポリシリコン膜及びＨＳＧ２４をそれぞれエッチング除去する。
【００６１】
最後に、シリンダー２２内のフォトレジスト２５を除去し、下部電極２３上に容量膜２６、及びポリシリコンから成る上部電極２８を順に成膜する（図３（ｇ））。以降、公知の工程によって配線が行われる。
【００６２】
なお、容量膜２６にＴａ２Ｏ５膜を用いる場合は、図３（ｇ）に示すように、Ｔａ２Ｏ５膜とポリシリコンの反応を抑制するためのＴｉＮ膜２７がＴａ２Ｏ５膜上に成膜される。また、図３（ｇ）は図面を簡単にするために下部電極２３上のＨＳＧ２４を省略した様子を示しているが、実際には図３（ｆ）で示したように下部電極２３上にＨＳＧ２４が形成される。
【００６３】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００６４】
層間膜及びシリンダー内に形成されたポリシリコン膜上にＨＳＧを形成した後、シリンダー内のポリシリコン膜及びＨＳＧを残して、層間膜上のポリシリコン膜及びＨＳＧを除去することで、シリンダー内にＨＳＧを確実に形成できるため、ＣＭＯＳロジック回路部とＤＲＡＭ部が混載された半導体装置内に高容量で小型化された容量素子を形成することができる。
【図面の簡単な説明】
【図１】半導体装置の素子配置の一例を示す図であり、同図（ａ）は汎用ＤＲＡＭの平面図、同図（ｂ）はＣＭＯＳロジック回路部とＤＲＡＭが混載された半導体装置の平面図である。
【図２】本発明の半導体装置の製造手順を示す側断面図である。
【図３】本発明の半導体装置の製造手順を示す側断面図である。
【図４】シリンダー構造の容量素子を有する汎用ＤＲＡＭの要部の構造を示す側断面図である。
【図５】スタック構造の容量素子を有する汎用ＤＲＡＭの要部の構造を示す側断面図である。
【図６】従来のシリンダー構造の容量素子を有する半導体装置の製造手順を示す側断面図である。
【図７】従来のシリンダー構造の容量素子を有する半導体装置の製造手順を示す側断面図である。
【図８】従来のシリンダー構造の容量素子を有する半導体装置の他の製造手順を示す側断面図である。
【図９】従来のスタック構造の容量素子を有する半導体装置の製造手順を示す側断面図である。
【符号の説明】
１ メモリセル
２ 周辺回路
３ ＣＭＯＳロジック回路部
４ ｎチャネルトランジスタ形成領域
５ ｐチャネルトランジスタ形成領域
６ メモリセル用トランジスタ形成領域
１０ 半導体基板
１１ 素子分離領域
１２ ゲート酸化膜
１３ ゲート電極
１４ サイドウォール
１５ ソース・ドレイン領域
１６ 層間絶縁膜
１７、２１、２５ フォトレジスト
１８ 容量コンタクト
１９ 容量電極
２０ シリンダー層間膜
２２ シリンダー
２３ 下部電極
２４ ＨＳＧ
２６ Ｔａ２Ｏ５膜
２７ ＴｉＮ膜
２８ 上部電極
Claims (7)
- ＣＭＯＳロジック回路部と、ポリシリコンで形成された、シリンダー型の容量下部電極を有するＤＲＡＭ部とが混載されたシステムオンチップの半導体装置の製造方法であって、
前記ＣＭＯＳロジック回路部およびＤＲＡＭ部のトランジスタをそれぞれ形成する第１の工程と、
全面に層間膜を形成し、該層間膜に溝部を形成する第２の工程と、
全面にポリシリコン膜を形成して前記層間膜を覆った後、シランを照射しつつアニール処理を行ってＨＳＧの核を該層間膜上及び該溝部内の下部電極上に形成し、さらに真空中でアニール処理を行うことにより核の周りにグレインを成長させて該層間膜上及び該溝部内の該ポリシリコン膜の表面にＨＳＧを形成する第３の工程と、
前記溝部以外の前記ポリシリコン膜を除去して前記容量下部電極を形成する第４の工程と、
を有する半導体装置の製造方法。 - 前記層間膜にＢＰＳＧを含む請求項１記載の半導体装置の製造方法。
- 前記ＣＭＯＳロジック部が有するｐチャネルトランジスタのポリシリコンから成るゲート電極にボロンが注入された請求項１または２記載の半導体装置の製造方法。
- 前記容量下部電極上に容量膜を形成する第５の工程を有する請求項１記載の半導体装置の製造方法。
- 前記ＤＲＡＭ部は、
情報を記憶するための複数のメモリセルと、
前記メモリセルを選択するためのデコード回路を含む周辺回路と、
を有する請求項１記載の半導体装置の製造方法。 - チップ面積に占める前記メモリセルの割合は１０〜２５％である請求項５記載の半導体装置の製造方法。
- 前記周辺回路が有するｐチャネルトランジスタのポリシリコンから成るゲート電極にリンが注入された請求項５記載の半導体装置の製造方法。
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