KR100267415B1 - 실리콘 산화 에칭 방지막을 사용하는 dram 스택 캐패시터의 형성 방법 - Google Patents

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Abstract

다이나믹 랜덤 액세스 메모리의 스택 캐패시터를 형성하는 방법이 제공된다.
스택 캐패시터는 트랜지스터 상에 제공되며 제1 및 제2 전극과 이들 사이에 삽입되어 있는 유전체막을 포함하고 있다. 제1 전극은 저장 노드로서 작용한다. 제1 실리콘 산화막은 트랜지스터 상의 층간 유전체막에 적층된다. 제1 실리콘 산화막은 층간 절연막의 에칭을 방지하기 위해 제공된다. 이후, 아몰퍼스 실리콘막이 제1 실리콘 산화막에 적층된다. 실리콘막은 저장 노드를 형성하는 데 이용되며 제1실리콘 산화막의 밀도보다 낮은 밀도를 갖고 있다. 이후에는, 제2 실리콘 산화막이 실리콘막에 적층된다. 제2 실리콘 산화막은 상기 실리콘막을 성형하는 데 이용된다. 제2 실리콘 산화막은 제2 실리콘 산화막을 이용하여 실리콘막이 성형된 후에 선택적으로 제거된다.

Description

실리콘 산화 에칭 방지막을 사용하는 DRAM 스택 캐패시터의 형성 방법
일반적으로 본 발명은, 다이나믹 랜덤 액세스 메모리(DRAM) 셀의 스택 캐패시터의 제조 방법에 관한 것으로, 보다 상세하게는 실리콘 산화물로 이루어진 에칭 방지막을 이용하는 스택 캐패시터의 저장 노드(즉, 전하 저장 전극)의 형성 방법에 관한 것이다.
본 기술 분야에 공지되어 있는 바와 같이, 점차 증가하는 패키징 밀도에 대한 요구에 부응하기 위해 1 트랜지스터 다이나믹 메모리 셀을 사용하는 것이 현재의 추세이다. 1 트랜지스터 DRAM 셀은 한개의 선택(액세스) 트랜지스터와 한 개의 저장 캐패시터로 이루어진다. 선택 트랜지스터는 워드선에 의해 제어되는 게이트를 갖는다. 워드선이 선택되면, 선택 트랜지스터가 활성화되고, 캐패시터 상에 저장된 전하는 비트선과 감지 증폭기로 공급된다.
반도체 장치의 집적도의 증가에 따라, 신뢰성 있는 DRAM의 동작을 보장하기 위해 유효 전하 저장 영역을 증가시키기 위한 3차원 구조의 캐패시터 셀이 제안되어 왔다. 일반적으로, 3차원 캐패시터 구조의 형태는 두가지로서, 그 하나는 스택캐패시터(stacked capacitor)이고, 다른 하나는 트랜치 캐패시터(trench capacitor)이다, 그러나, 패키징 재료(예를 들어)로부터 방출되는 알파 복사로 인한 가벼운 에러문제에 대해 스택 캐패시터가 보다 덜 민감하기 때문에, 최근에는 트랜치 캐패시터보다 스택 캐패시터가 다루어지고 있다.
그 예로서, 실린더형 스택 캐패시터가 일본 특허 출원 제3-232271호 공보와 제6-29463호에 제안되어 있다. 또한, 용량을 증가시키기 위한 다른 접근이 일본 특허 출원 제1-270344호 공보에 제안된 핀형(fin type) 스택 캐패시터이다. 또한, 다중 핀형 스택 캐패시터가 국제 전자 소자 회의(Internation Electron Devices Meeting ; 1988)지 593∼595 페이지에 "6M 및 64M DRAM용 3차원 스택 캐패시터셀" 이라는 제목으로 제안되어 있다. 본 발명은 상기 제안된 형태 모두에 적용할 수 있다.
본 발명의 상세한 설명에 앞서 도 1a 및 도 1b를 참조하여 종래의 실린더형 스택 캐패시터를 갖는 DRAM 셀에 대해 설명한다.
도 1a에 도시된 바와 같이, LOCOS(실리콘의 국부 산화)법과 같은 종래의 셀 분리 기술을 사용해, 필드 산화막(10)이 실리콘 기판(12) 상에 선택적으로 형성된다. n채널 선택 트랜지스터가 제조되는 경우에는 기판(12)이 p형이어야 하고, p채널 선택 트랜지스터가 제조되는 경우에는 기판(12)이 n형이어야 함을 알 것이다.
DRAM 셀의 선택 트랜지스터는 본 기술 분야에 잘 알려져 있으므로 이에 대해서는 명세서의 간략성을 위해 간단히 설명하기로 한다. 필드 산화막(10)을 형성한 후, 소스/드래인 영역(14, 16)이 기판(12) 상에 제공되고, 그 후 게이트 전극(18)이 상기 기판(12) 상의 게이트 산화층(참조 번호 없음)을 거쳐 형성된다. 이들 영역(14, 16, 및 18)은 선택 트랜지스터를 이룬다.
산화막(10) 상에서 도면에 대해 수직 방향으로 워드선(20)이 형성된다. 비록 도 1에 도시되지 않았지만, 상기 워드선(20)은 게이트 전극(18)에 접속된다. 그 다음, 층간 유전체막(실리콘 산화막 ; 22)은 게이트 전극(18)과 워드선(20)을 피복하도록 적층된다. 보다 상세하게, 층간 유전체막(22)은, CVD(화학 기상 증착) 공정을 이용하여 형성된 2개의 층으로 이루어지는데, 그 중 하나는 HTO(고온 산화물)층이고, 다른 하나는 상기 HTO 상에 적층된 BPSG(보론 가인산 실리케이트 유리)층이다. 다음에, 상기 유전체막(22)은 리플로우에 의해 평탄성이 향상되도록 750∼900℃ 사이의 온도에서 어닐링된다.
다음에, 콘택트홀(24)이 소스/드래인 영역(14) 상에서 형성 또는 식각되고, 텅스텐, 질화 티탄, 텅스텐 실리사이드 등과 같은 도전성 재료로 채워진다. 즉, 비트선 콘택트 플러그(26)가 형성된다. 그 후, 포토리소그래피 기술을 사용해 절연층(22)의 상부 표면이 패터인하여, 비트선(28 ; 점선으로 표시)을 형성한다. 그리고, 다른 층간 유전체막(30)은 비트선(26)을 피복하도록 층간 유전체막(22) 상에 적층되고, 상기 유전체막(30)은 화학 기계 연마 기술을 사용해 평탄화된다.
에칭 방지막(또는 스토퍼)으로서 기능하는 실리콘 질화막(32)은 포토리소그래피 공정의 방법으로 유전체막(30) 상에 형성된다. 이후에, 콘택트홀(34)이 소스/드래인 영역(16) 상에 형성된다. 비록 도 1a에 명확하게 도시하지 않았지만, 1.5×1020원자/㎤ 밀도의 인(P)을 포함하는 아몰퍼스 실리콘막이, 콘택트홀(34)이 개방되어 있는 실리콘 질화막의 상부 표면에 적층된다. 이러한 적층은 PH3과 SiH4(또는 Si2H6) 가스를 사용하는 LPCVD(저압 화학 증착)법을 이용하여 형성된다.
일련의 공정 단계는 하부 전하 저장 전극(즉, 하부 저장 노드 ; 35), 측벽(36) 및 전극 성형막(37)을 형성하는 단계를 포함한다. 이들 단계는 명세서를 간략하게 하기 위해 이 장에서는 상세하게 설명하지 않고, 도 2c 내지 도 2h에 대한 설명 과정에서 보다 명백하게 될 것이다. 다음에, 기판(12)은 도 1b에 도시된 바와 같이 에칭에 의해 전극 성형막(37)을 제거하기 위해 플루오로화 수소산에 침전된다. 참조번호 38은 DRAM 셀의 저장 노드(즉, 하부 전하 저장 전극)를 표시하며, 전극(35)과 측벽(36)으로 이루어진다.
상기에서, 실리콘 질화막(32)은 전극 성형막(37)을 제거하기 위해 사용된 에칭 방지(정지)막이다. 즉, 실리콘 질화막(32)은 에칭으로부터 층간 유전체막(30)을 보호하기 위해 제공된다. 그러나, 실리콘 질화막(32)의 비교적 큰 스트레스가 층(32) 자체와 층간 유전체막(30) 내에 균열을 유발하는 경우가 흔하다. 또한, 실리콘 질화막(32)은 실리콘 질화물 고유의 높은 전기적 트랩 밀도에 기인해 챠지업(전하의 누적)을 나타내는 경향이 있다. 부가적으로, 실리콘 질화막(32)은 수소 가스가 통과하지 못하게 하는 특성을 갖고 있으므로, 이는 수소 가스에 의한 불충분한 어닐링의 문제를 일으킨다. 상술된 어려움들은 DRAM의 생산량을 떨어뜨림은 물론이고, 메모리 셀 동작 신뢰도를 저감시킨다.
그러므로, 본 발명 목적은 종래 기술의 문제를 극복하기 위해 실리콘 산화막이 실리콘 질화막 대신에 이용되는 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명의 한 형태는, 저장 노드로서 작용하는 제1 전극, 제2 전극 및 이들 사이에 삽입되어 있는 유전체막을 포함하는 다이나믹 랜덤 액세스 메모리의 스택 캐패시터를 트랜지스터 상에 형성하는 방법에 있어서, 층간 유전체막의 에칭을 방지하기 위한 제1 실리콘 산화막을, 상기 트랜지스터 상에 형성되어 있는 층간 유전체막 상에 제1 실리콘 산화막을 적층하는 단계 -상기 제1 실리콘 산화막의 밀도는 2.20 g/㎤를 초과함-; 상기 저장 노드를 형성하는 데 이용되며 상기 제1 실리콘 산화막의 밀도보다 낮은 밀도를 가지는 실리콘막을 상기 제l 실리콘 산화막 상에 적층하는 단계; 상기 실리콘막을 성형하는 데 사용되는 제2 실리콘 산화막을 상기 실리콘막 상에 적층하는 단계; 및 상기 제2 실리콘 산화막을 이용하여 상기 실리콘막을 성형한 후, 상기 제2 실리콘 산화막을 선택적으로 제거하는 단계를 포함하는 스택 캐패시터 형성 방법이다.
본 발명의 다른 형태는, 저장 노드로서 작용하는 제1 전극, 제2 전극 및 이들 사이에 삽입되어 있는 유전체막을 포함하는 다이나믹 랜덤 액세스 메모리의 스택 캐패시터를 트랜지스터 상에 형성하는 방법에 있어서, 층간 유전체막의 에칭을 방지하기 위한 제1 실리콘 산화막을, 상기 트랜지스터 상에 형성되어 있는 상기 층간 유전체막 상에 적층하는 단계 -상기 제1 실리콘 산화막의 밀도는 2.20 g/㎤를 초과함-; 상기 제1 실리콘 산화막 상에 제2 실리콘 산화막을 적층하는 단계; 상기 저장 노드를 형성하는 데 이용되며, 상기 제1 실리콘 산화막의 밀도보다 낮은 밀도를 가지고, 상기 제2 실리콘 산화막을 이용하여 성형되는 실리콘막을 상기 제2 실리콘 산화막 상에 적층하는 단계; 및 상기 제2 실리콘 산화막을 이용하여 상기 실리콘막을 성형한 후, 상기 제2 실리콘 산화막을 선택적으로 제거하는 단계를 포함하는 스택 캐패시터 형성 방법이다.
본 발명의 특징 및 장점은 첨부된 도면을 참조하여 설명된 다음의 상세한 설명으로부터 보다 명백해질 것이다.
제1a도 및 제1b도는 종래의 DRAM의 제조 방법을 도시하는 단면도.
제2a도∼제2j도는 본 발명에 따른 실린더형 스택 캐패시터를 갖춘 DRAM의 제조 방법을 도시하는 모식적인 단면도.
제3도는 제2i도의 저장 노드상에 성장된 반구형 실리콘 그래인의 모식적인 단면도
제4도는 본 발명에 적용하는 다중 핀형 스택 캐패시터를 갖는 DRAM의 모식적인 단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 층간 유전체막 34 : 콘택트홀
40 : 에칭 방지막 42 : 아몰퍼스 실리콘막
44 : 유전체막 46 : 실리콘 산화막
50 : 캐패시터 유전체 52 : 캐패시터 전극
본 발명에 따른 실린더형 스택 캐패시터를 갖는 DRAM의 일련의 제조 공정을 도시하는 도 2a 내지 도2j을 참조하여 본 발명의 한 실시예를 설명한다. 명세서를 간략하게 하기 위해, 도 1a 및 도 1b와 관련해 이미 설명된 공정은 설명의 전후 관계에서 필요한 경우를 제외하고 그 설명은 생략한다.
도 2a는, 예를 들어 도 1의 층간 유전체막(실리콘 산화막 ; 30)의 형성까지의 선택 트랜지스터 영역의 단면도로서, 도 1을 참조하여 설명되었기 때문에 간결함을 위해 생략된다.
종래 기술에서의 CMP 공정을 사용해 층간 유전체막(30)의 상부 표면을 평탄화한 후, 도 2b에 도시된 바와 같이 실리콘 산화막(40)이 유전체층(30) 상에 적층된다. 실리콘 산화막(40)은 에칭 방지막으로서 기능하고, 본 발명에 직접 연관되어 있으므로 에칭 방지막이라고 칭하기도 한다.
실리콘 산화막(즉, 에칭 방지막 ; 40)을 형성하기 위한 공정은, 도핑되지 않은 실리케이트 유리(NSG)막을 약 100nm의 두께까지 유전체막(30) 상에 적층하는 최초의 단계를 포함한다. 이는 400∼500℃ 사이의 온도에서, SiH4및 O2를 반응 가스로 이용하여, CVD법에 의해 실행된다. 이와 같이 적층된 NSG막을 700 내지 950℃에서 베이킹하여, 밀도를 현저하게 증가시킨다. 베이킹 후의 에칭 방지막(40)은 약 2.20∼2.26g/㎤의 밀도를 갖는다. 에칭 방지막(40)의 에칭 속도는 25℃에서 0.5wt% 플루오르화 수소산에서 10nm/min 정도이다. 일반적으로, 에칭 방지막(40)의 밀도가 약 2.20g/㎤를 초과하는 경우, 플루오르화 수소산에서의 에칭 속도가 크게 저감된다.
대안적으로, 실리콘 산화막(40)은 다른 방법으로서 형성될 수 있다. 즉, 도핑되지 않은 실리케이트 유리(NSG)막이 750∼850℃ 사이의 온도에서 SiH4및 N2O를 반응 가스로 사용하는 CVD법에 의해 적층된다. 이 경우, 적층된 NSG막(즉, 실리콘 산화막(40))을 어닐링할 필요가 없다.
도 2c를 보면, 종래의 방법에서와 같이 콘택트홀(34)은 소스/드래인 영역(16)상에 형성된다. 이후에, 도 2d에 도시된 바와 같이 1.5×1020원자/㎤ 밀도의 인을 포함하는 아몰퍼스 실리콘막(42)은 콘택트홀(34)을 체우도록 도 2c에 도시된 구조물의 상부 표면에 적층된다. 이 적층은 PH3와 SiH4(또는 Si2H6)의 가스를 이용하는 LPCVD법을 사용해 실시된다. 실리콘 산화막(40) 상의 아몰퍼스 실리콘막(42)의 두께는 100∼300nm 사이이다. 아몰퍼스 실리콘막(42)은 도 2i에 잘 도시된 바와 같이 저장 노드의 하위 전극(참조 번호 42′)이 되도록 성형된다.
도 2e를 보면, 유전체막(실리콘 산화막)(44)이 종래의 졸-겔법을 사용하여 아몰퍼스 실리콘막(42)의 상부 표면 상에 적층된다. 즉, 유전체막(44)은 예로서 다음과 같이 형성된다. 먼저, 테트라메톡시실란, 테트라에톡시실란, 메틸트리알콕시실란, 또는 메틸트리에톡시실란 같은 알콕시실란의 축합 생성물이 알콜계, 케톤계, 또는 에스테르계의 유기 용액에서 용해된다. 이후, HCl 또는 H2SO4와 같은 촉매의 존재시에 축합 생성물이 수소화되도록 축합 생성물에 물이 첨가된다. 이후, 최종 용액을 스피너를 이용하여 아몰퍼스 실리콘막(42)의 상부 표면에 도포한 후, 웨이퍼를 (통상, 350 내지 400℃에서) 베이킹한다. 그러므로, 유리상의 실리콘(SOG)막(즉, 유전체막(44))이 막(42) 상에 현상된다. 이렇게 얻어진 SOG막(즉, 유전체막(44))은 약 500nm의 두께를 갖고 있으며, 1.75 내지 2.15g/㎠의 낮은 밀도를 나타낸다. SOG막(44)은 다량의 OH계를 내포하고 있고, 다공성이므로 높은 흡습성을 나타낸다.
유전체막(44)은 25℃로 0.5wt% 플루오르화 수소산에서 1000∼1500nm/min의 비율로 에칭된다. 유전체막(44)의 에칭 속도는 에칭 방지막(40)의 에칭 속도의 거의 100배인 것을 알 수 있다. 그러나, 유전체막(44)의 에칭 속도가 너무 높으면, 웨이퍼 세정과 포토레지스트 제거와 같은 추후의 단계동안 유전체막(44)이 에칭되어 노출된다. 그러므로, 상술된 에칭 조건(즉, 0.5wt% 플루오르화 수소산 및 25℃) 하에서, 유전체막(44)의 에칭 속도를 약 1000nm/min로 설정하는 것이 바람직하다. 예로써, 유전체막(44)의 에칭 속도는 막(44)의 밀도를 제어함으로써 또한 스피닝 단계 바로 이후에 베이킹 온도를 바꿈으로써 조정될 수 있다. 유전체막(44)은 메모리 셀의 저장 노드를 성형하기 위해 사용된다.
그리고, 실리콘막(42)과 유전체막(44)은 종래의 포토리소그래피와 건식 에칭기술을 사용하여 도 2f에 도시된 바와 같이 성형된다. 도 2f에서, 성형된 실리콘막(42)과 유전체막(44)은 설명을 보다 잘 이해할 수 있도록 참조 번호 42'와 44′로 각각 표시되어 있다.
계속해서, 도 2g에 도시된 바와 같이, 실리콘막(42)을 형성하기 위해 사용된 것과 같은 공정에 의해, 실리콘 산화막(46)이 도 2f의 구조의 상부 표면을 피복하도록 적층된다. 막(46)의 두께는 약 100nm이다.
도 2h를 참조하면, 실리콘 산화막(46)을 이방적으로 에칭하여, 유전체막(44')과 실리콘막(42')의 측면에 측벽(46′)을 형성한다. 측벽을 형성하기 위해 성형된 실리콘막(46) 부분은 설명의 편리함을 위해 참조 번호 46′로 표기하였다. 상기 에칭은 유전체층(44′)의 상부를 노출시킨다. 이방성 에칭에 사용된 반응 가스는 Cl2, O2및 HBr의 혼합 가스이다.
이후, 실리콘 기판은 유전체층(44′)이 제거되도록 25℃에서 1분 동안 0.5wt% 플루오르화 수소산에 침전된다. 상기 언급된 바와 같이, 에칭 방지막(40)에 대한 유전체막(44')의 선택성은 약 100이므로, 막(40)은 층간 유전체막(30)이 바람직하지 않게 에칭되는 것을 방지해 준다. 즉, 실리콘막(42′)과 측벽(46')으로 이루어지는 저장노드(또는 챠지 저장 전극 ; 48)가 도 2i에 도시된 바와 같이 성형된다.
저장 노드(48)를 형성한 후, 저장 노드(48)에 존재하는 본래(또는 자연) 산화막은 희석된 플루오르화 수소산을 사용해 제거된다. 자연 산화막의 재발생을 막기위해, 실리콘 기판은 약 900℃의 암모니아 가스 대기에서 급속 질화 처리된다. 5nm 두께의 실리콘 질화막이 종래의 LPCVD 공정을 사용해 도 2i 구조물의 전체 상부 표면 상에 적층된 후, 800℃ 수증기의 대기에서 열산화된다. 그러므로, 도 2j에 도시된 바와 같이, SiO2/Si3N4의 구조를 갖는 캐패시터 유전체막(50)이 형성된다. 계속해서, 대향(또는 상위) 캐패시터 전극으로서 작용하는 150nm 두께의 폴리실리콘막(52)이, 도 2j에 도시된 바와 같이 캐패시터 유전체막(50)을 피복하도록 적층된다. 계속해서 인 불순물은 약 800℃에서 종래의 열확산 기술을 사용해 상위 캐패시터전극(52) 내로 도핑된다. 이 공정 동안, 하부 전극(저장 노드 ; 48)이 다결정화 된다. 그 결과, 실린더형 스택 캐패시터를 갖는 DRAM이 제조된다.
앞서의 논의에 있어서, 에칭 방지막(40)이 층간 유전체층(30) 상에 적층되고, 그 후 콘택트홀(34)이 형성 또는 식각된 다음, 실리콘막(42)이 적층된다. 대안적으로, 콘택트홀(34)은 에칭 방지막(40) 상에 유전체막(즉, 전극 성형막 ; 44)을 적층한후 형성될 수 있다. 그 후, 하부 전극의 일부가 되는 실리콘막(42)이 막(44) 상에 적층된다. 막(44)에 대응하는 제2 유전체막이 도 2e에 도시된 바와 같이 실리콘막(42) 상에 더 적층된다. 그 다음, 전극 성형층은 에칭 방지막의 상위 표면과 저장노드의 하부 표면의 일부(즉, 막(42)) 사이에 갭이 형성되도록 화학적으로 제거된다. 이런 경우의 다음 단계는 도 2f-도 2j에 도시된 것과 정확히 동일하다. 이러한 대안은 전하를 저장하기 위한 보다 효과적인 영역이 얻어질 수 있다는 것을 나타낸다.
도 3은 저장 노드(48) 상에 성장된 다수의 반구형 실리콘 그래인(HSG)의 단면도이다. 본 발명은 하기에 서술된 경우에도 효과적으로 적용 가능하다. HSG(60)는 전하 저장 영역을 증가시키는데 유용하다. HSG(60) 그 자체의 적층은 본 기술분야에 공지되어 있으므로 (예를 들어, 일본 특허 제5-67730호 공보), 이에 대해서는 간단히 설명하기로 한다. 저장 노드(48) 상의 자연 산화막이 제거된 후, 실리콘 결정핵은 0.1 내지 1.0mTorr의 압력 및 550 내지 660℃ 사이의 온도에서 SiH4(또는 Si2H6)의 가스를 사용해 저장 노드(아몰퍼스 실리콘막 ; 48) 상에 선택적으로 발생된다. 이 공정은 산소와 물 각각의 부분 압력이 10-8Torr보다 낮은 조건 하에서 실시된다. 다음에, 저장 노드(48)가 앞서 언급한 온도와 같은 온도로 어닐링되면, HSG가 실리콘 결정핵으로부터 성장된다. 실리콘 질화층(32)이 사용된 종래의 기술에 있어서, 층(32) 상에서의 각각의 실리콘 결정의 배양 시간이 비교적 짧기 때문에 실리콘 원자들은 층(32) 상에 바람직하지 않게 축적된다. 결과적으로, HSG가 캐패시터 유전체막 내로 돌출하게 되므로 상부 전극과 하부 전극 사이에 절연 효과가 저감된다. 그러나, 본 발명에 따르면, 실리콘 산화막(즉, 에칭 방지막 ; 40)의 실리콘 결정의 배양 시간은 비교적 길기 때문에 그런 문제가 극복될 수 있다.
도 4는 본 발명이 적용되는 다중 핀형 스택 캐패시터를 갖는 DRAM의 단면도이다. 도시된 바와 같이, 각각이 전하 저장 전극으로서 작용하는 2개의 핀전극(70, 72)은 앞서 언급한 저장 전극(42′)에 부가하여 제공된다. 그런 형태의 캐패시터는 효과적인 전하 저장 영역을 증가시키기 위해 본 명세서의 서두 부분에 언급된 바와 같이 본 기술 분야에 잘 알려져 있는 기술이므로 그 설명은 본 명세서를 간략하게 하기 위해 생략하였다.
앞서의 설명은 본 발명의 양호한 실시예를 나타내는 것이므로 본 발명의 근간이 되는 개념이 거기에 특히 한정되는 것이 아니라는 것을 이해할 수 있을 것이다.

Claims (12)

  1. 저장 노드의 역할을 하는 제1 전극, 제2 전극 및 이들 사이에 삽입되어 있는 유전체막을 포함하는 다이나믹 랜덤 액세스 메모리의 스택 캐패시터를 트랜지스터 상에 형성하는 방법에 있어서,
    상기 트랜지스터 상에 형성되어 있는 층간 유전체막 상에, 상기 층간 유전체막의 에칭을 방지하기 위한 제1 실리콘 산화막을 적층하는 단계 -상기 제1 실리콘 산화막의 밀도는 2.20 g/㎤를 초과함-;
    상기 저장 노드를 형성하는 데 이용되며 상기 제1 실리콘 산화막의 밀도보다 낮은 밀도를 가지는 실리콘막을 상기 제1 실리콘 산화막 상에 적층하는 단계;
    상기 실리콘막을 성형하는 데 사용되는 제2 실리콘 산화막을 상기 실리콘막상에 적층하는 단계; 및
    상기 제2 실리콘 산화막을 이용하여 상기 실리콘막을 성형한 후, 상기 제2 실리콘 산화막을 선택적으로 제거하는 단계
    를 포함하는 스택 캐패시터 형성 방법.
  2. 제1항에 있어서, 상기 저장 노드는 실린더 형상인 스택 캐패시터 형성 방법.
  3. 제1항에 있어서, 상기 제1 실리콘 산화막은 열 CVD법을 이용하여 형성되고, 700℃ 이상의 온도에서 어닐링되는 스택 캐패시터 형성 방법.
  4. 제1항에 있어서, 상기 제2 실리콘 산화막은 1.75 내지 2.15 g/㎤의 밀도를 가지는 스택 캐패시터 형성 방법.
  5. 제1항에 있어서, 상기 실리콘 막이 성형된 후, 상기 제1 실리콘 산화막을 에칭 방지 수단으로 이용하여, 상기 제2 실리콘 산화막을 플루오르화 수소산 내에서 선택적으로 에칭하는 스택 캐패시터 형성 방법.
  6. 제1항에 있어서, 상기 제1 실리콘 산화막에 대한 상기 제2 실리콘 산화막의 에칭 선택도는 100보다 큰 스택 캐패시터 형성 방법.
  7. 저장 노드의 역할을 하는 제1 전극, 제2 전극 및 이들 사이에 삽입되어 있는 유전체막을 포함하는 다이나믹 랜덤 액세스 메모리의 스택 캐패시터를 트랜지스터 상에 형성하는 방법에 있어서,
    상기 트랜지스터 상에 형성되어 있는 층간 유전체막 상에, 상기 층간 유전체막의 에칭을 방지하기 위한 제1 실리콘 산화막을 적층하는 단계 -상기 제1 실리콘 산화막의 밀도는 2.20 g/⒭를 초과함-;
    상기 제1 실리콘 산화막 상에 제2 실리콘 산화막을 적층하는 단계;
    상기 저장 노드를 형성하는 데 이용되며, 상기 제1 실리콘 산화막의 밀도보다 낮은 밀도를 가지고, 상기 제2 실리콘 산화막을 이용하여 성형되는 실리콘막을 상기 제2 실리콘 산화막 상에 적층하는 단계; 및
    상기 제2 실리콘 산화막을 이용하여 상기 실리콘막을 성형한 후, 상기 제2 실리콘 산화막을 선택적으로 제거하는 단계
    를 포함하는 스택 캐패시터 형성 방법.
  8. 제7항에 있어서, 상기 저장 노드는 핀(fin) 형상인 스택 캐패시터 형성 방법.
  9. 제7항에 있어서, 상기 제1 실리콘 산화막은 열 CVD법을 이용하여 형성되고, 700℃ 이상의 온도에서 어널링되는 스택 캐패시터 형성 방법.
  10. 제7항에 있어서, 상기 제2 실리콘 산화막은 1.75 내지 2.15 g/㎤의 밀도를 가지는 스택 캐패시터 형성 방법.
  11. 제7항에 있어서, 상기 실리콘 막이 성형된 후, 상기 제1 실리콘 산화막을 에칭 방지 수단으로 이용하여, 상기 제2 실리콘 산화막을 플루오르화 수소산내에서 선택적으로 에칭하는 스택 캐패시터 형성 방법.
  12. 제7항에 있어서, 상기 제1 실리콘 산화막에 대한 상기 제2 실리콘 산화막의 에칭 선택도는 100보다 큰 스택 캐패시터 형성 방법.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110775A (en) * 1997-02-04 2000-08-29 Matsushita Electronics Corporation Process for fabrication of a dram cell having a stacked capacitor
US6238974B1 (en) * 1997-11-08 2001-05-29 United Microelectronics Corp. Method of forming DRAM capacitors with a native oxide etch-stop
KR100277080B1 (ko) * 1997-12-29 2001-04-02 윤종용 다이나믹랜덤억세스메모리장치및그제조방법
TW421857B (en) * 1998-02-27 2001-02-11 Mosel Vitelic Inc Fabricating process and structure of lower electrode for capacitor
KR100301370B1 (ko) * 1998-04-29 2001-10-27 윤종용 디램셀커패시터의제조방법
KR100532383B1 (ko) * 1998-05-26 2006-01-27 삼성전자주식회사 고유전막을 사용하는 반도체장치의 커패시터 제조방법
JP3214449B2 (ja) 1998-06-12 2001-10-02 日本電気株式会社 半導体記憶装置の製造方法
US6165864A (en) * 1998-07-28 2000-12-26 Siemens Aktiengesellschaft Tapered electrode for stacked capacitors
GB2341271B (en) * 1998-09-01 2001-04-18 United Semiconductor Corp Method of fabricating capacitor
JP3139678B2 (ja) 1998-11-09 2001-03-05 日本電気株式会社 半導体記憶装置およびその製造方法
JP3362839B2 (ja) 1998-12-24 2003-01-07 日本電気株式会社 半導体装置の製造方法
US6140178A (en) * 1999-04-06 2000-10-31 Vanguard International Semiconductor Corporation Method to manufacture a capacitor with crown-shape using edge contact exposure
JP3246476B2 (ja) * 1999-06-01 2002-01-15 日本電気株式会社 容量素子の製造方法、及び、容量素子
US6271072B1 (en) * 1999-06-14 2001-08-07 Vanguard International Semiconductor Corporation Method of manufacturing a storage node having five polysilicon bars
US6787886B1 (en) * 1999-07-07 2004-09-07 Oki Electric Industry Co., Ltd. Semiconductor device and methods of fabricating the same
US6312988B1 (en) * 1999-09-02 2001-11-06 Micron Technology, Inc. Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions
KR100328596B1 (ko) * 1999-09-15 2002-03-15 윤종용 반도체소자 제조방법
KR100328599B1 (ko) * 1999-10-22 2002-03-15 윤종용 반도체 메모리소자의 커패시터 및 그 제조방법
US6060353A (en) * 1999-10-22 2000-05-09 Vanguard International Semiconductor Corporation Method of forming a ring shaped storage node structure for a DRAM capacitor structure
US6136644A (en) * 1999-12-13 2000-10-24 Vanguard International Semiconductor Corporation Method of manufacturing a multi-pillared storage node using silylated photoresist
JP2004056123A (ja) * 2000-02-23 2004-02-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2001313333A (ja) * 2000-02-23 2001-11-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20010015499A1 (en) 2000-02-23 2001-08-23 Hiroshi Yuasa Semiconductor device and method for fabricating the same
AU2003221004A1 (en) * 2002-03-29 2003-10-13 Matsushita Electric Industrial Co., Ltd. Illumination unit and liquid crystal display apparatus comprising same
KR100683490B1 (ko) * 2005-06-29 2007-02-15 주식회사 하이닉스반도체 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법
KR101362594B1 (ko) * 2007-05-25 2014-02-12 엘지전자 주식회사 참고 특징 점을 이용한 피사체 영상 검색방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06199649A (ja) * 1993-01-06 1994-07-19 Pola Chem Ind Inc 皮膚外用剤

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53135263A (en) * 1977-04-28 1978-11-25 Nec Corp Production of semiconductor device
JPH01270344A (ja) * 1988-04-22 1989-10-27 Fujitsu Ltd 半導体装置の製造方法
US5164337A (en) * 1989-11-01 1992-11-17 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
KR910010748A (ko) * 1989-11-30 1991-06-29 정몽헌 적층형 캐패시터 및 제조방법
JP2692402B2 (ja) * 1991-02-26 1997-12-17 日本電気株式会社 半導体素子の製造方法
GB2293691B (en) * 1991-09-07 1996-06-19 Samsung Electronics Co Ltd Semiconductor memory devices
JP3061946B2 (ja) * 1992-07-01 2000-07-10 日本電気株式会社 半導体装置の製造方法
JPH0629463A (ja) * 1992-07-10 1994-02-04 Oki Electric Ind Co Ltd 半導体素子の製造方法
DE4321638A1 (de) * 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung
JP2526772B2 (ja) * 1992-12-08 1996-08-21 日本電気株式会社 半導体装置の製造方法
US5579143A (en) * 1993-06-04 1996-11-26 Ciena Corporation Optical system with tunable in-fiber gratings
US5550077A (en) * 1995-05-05 1996-08-27 Vanguard International Semiconductor Corporation DRAM cell with a comb-type capacitor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06199649A (ja) * 1993-01-06 1994-07-19 Pola Chem Ind Inc 皮膚外用剤

Also Published As

Publication number Publication date
JP2930016B2 (ja) 1999-08-03
US5953608A (en) 1999-09-14
GB2314976B (en) 2001-06-06
GB2314976A (en) 1998-01-14
JPH1022473A (ja) 1998-01-23
GB9714216D0 (en) 1997-09-10
KR980012542A (ko) 1998-04-30

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