JPH1022473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1022473A JPH1022473A JP8174950A JP17495096A JPH1022473A JP H1022473 A JPH1022473 A JP H1022473A JP 8174950 A JP8174950 A JP 8174950A JP 17495096 A JP17495096 A JP 17495096A JP H1022473 A JPH1022473 A JP H1022473A
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【課題】半導体記憶装置のスタック型のキャパシタ形成
工程において、電極形状加工に用いるシリコン酸化膜を
簡便な方法で選択的に除去する。 【解決手段】半導体記憶装置の情報蓄積電極と対向電極
と容量絶縁膜とで構成されるスタック型のキャパシタ形
成工程において、情報蓄積電極の形状加工に用いるシリ
コン酸化膜の密度を、情報蓄積電極下に設けた層間絶縁
膜エッチング防止層であるシリコン酸化膜の密度よりも
低くなるように設定し、情報蓄積電極の形状加工後、層
間絶縁膜エッチング防止層で層間絶縁膜のエッチングを
防止しながら、上記形状加工に用いたシリコン酸化膜を
選択的にエッチング除去する。
工程において、電極形状加工に用いるシリコン酸化膜を
簡便な方法で選択的に除去する。 【解決手段】半導体記憶装置の情報蓄積電極と対向電極
と容量絶縁膜とで構成されるスタック型のキャパシタ形
成工程において、情報蓄積電極の形状加工に用いるシリ
コン酸化膜の密度を、情報蓄積電極下に設けた層間絶縁
膜エッチング防止層であるシリコン酸化膜の密度よりも
低くなるように設定し、情報蓄積電極の形状加工後、層
間絶縁膜エッチング防止層で層間絶縁膜のエッチングを
防止しながら、上記形状加工に用いたシリコン酸化膜を
選択的にエッチング除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体記憶装置のキャパシタ電極の形成
方法に関する。
法に関し、特に半導体記憶装置のキャパシタ電極の形成
方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
【０００５】このスタック構造のキャパシタ（以下、ス
タック型のキャパシタと呼称する）としてフィン型ある
いはシリンダ型のものが提案されている。例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ）１９８８年５９３〜
５９５頁の３ディメンジョナル スタックトキャパシタ
セル フォー １６メガ アンド ６４メガ ＤＲＡ
Ｍｓ（３−ＤＩＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ
ＣＡＰＡＳＩＴＯＲ ＣＥＬＬ ＦＯＲ １６Ｍ ＡＮ
Ｄ ６４Ｍ ＤＲＡＭＳ）と題する論文や、特開平１−
２７０３４４号公報において、キャパシタ電極をフィン
構造にすることでキャパシタの情報蓄積電極の表面積を
増加させることが提案されている。また、特開平３−２
３２２７１号公報や特開平６−２９４６３号公報には、
キャパシタの情報蓄積電極をシリンダ構造に形成して表
面積を増加させようとする提案がなされている。
タック型のキャパシタと呼称する）としてフィン型ある
いはシリンダ型のものが提案されている。例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ）１９８８年５９３〜
５９５頁の３ディメンジョナル スタックトキャパシタ
セル フォー １６メガ アンド ６４メガ ＤＲＡ
Ｍｓ（３−ＤＩＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ
ＣＡＰＡＳＩＴＯＲ ＣＥＬＬ ＦＯＲ １６Ｍ ＡＮ
Ｄ ６４Ｍ ＤＲＡＭＳ）と題する論文や、特開平１−
２７０３４４号公報において、キャパシタ電極をフィン
構造にすることでキャパシタの情報蓄積電極の表面積を
増加させることが提案されている。また、特開平３−２
３２２７１号公報や特開平６−２９４６３号公報には、
キャパシタの情報蓄積電極をシリンダ構造に形成して表
面積を増加させようとする提案がなされている。
【０００６】これらフィン型やシリンダ型等の立体構造
のキャパシタ電極を形成する主要の工程に共通するの
は、シリコン酸化膜（スペーサ絶縁膜）と情報蓄積電極
となる材料膜とを積層しこれらの膜をドライエッチング
した後、このキャパシタの情報蓄積電極の形状加工用に
用いたシリコン酸化膜（スペーサ絶縁膜）がフッ酸水溶
液の化学薬液を用いたエッチングで除去され形成される
ことである。
のキャパシタ電極を形成する主要の工程に共通するの
は、シリコン酸化膜（スペーサ絶縁膜）と情報蓄積電極
となる材料膜とを積層しこれらの膜をドライエッチング
した後、このキャパシタの情報蓄積電極の形状加工用に
用いたシリコン酸化膜（スペーサ絶縁膜）がフッ酸水溶
液の化学薬液を用いたエッチングで除去され形成される
ことである。
【０００７】そして、キャパシタ電極の下層の層間絶縁
膜がエッチングされないように、シリコン酸化膜（スペ
ーサ絶縁膜）とエッチングの選択比がとれる材料で、層
間絶縁膜とキャパシタ電極特に情報蓄積電極との間に層
間絶縁膜エッチング防止層（ストッパ膜）を設ける必要
がある。現在、このストッパ膜には、フッ酸水溶液によ
るエッチレートが、シリコン酸化膜の１／１００程度で
あるシリコン窒化膜が広く用いられている。
膜がエッチングされないように、シリコン酸化膜（スペ
ーサ絶縁膜）とエッチングの選択比がとれる材料で、層
間絶縁膜とキャパシタ電極特に情報蓄積電極との間に層
間絶縁膜エッチング防止層（ストッパ膜）を設ける必要
がある。現在、このストッパ膜には、フッ酸水溶液によ
るエッチレートが、シリコン酸化膜の１／１００程度で
あるシリコン窒化膜が広く用いられている。
【０００８】以下、図面を参照して従来のキャパシタ電
極の形成方法について説明する。ここで、図１３および
図１４はシリンダ型の電極の工程要部の断面図である。
極の形成方法について説明する。ここで、図１３および
図１４はシリンダ型の電極の工程要部の断面図である。
【０００９】図１３に模式的に示すように、シリコン基
板３１の表面に素子分離絶縁膜であるフィールド酸化膜
３２を形成する。そして、メモリセルのトランスファト
ランジスタのゲート電極３３、ソース・ドレイン領域と
なる容量用拡散層３４とビット線用拡散層３５を形成す
る。また、ワード線３３’をフィールド酸化膜３２上に
形成する。次に、このゲート電極３３およびワード線３
３’を被覆する層間絶縁膜３６をシリコン酸化膜等で形
成し、ビット線コンタクトプラグ３７を前述のビット線
用拡散層３５上に形成する。そして、このビット線コン
タクトプラグ３７に電気接続するビット線３８を配設
し、さらに、このビット線３８を被覆する層間絶縁膜３
６を堆積させる。
板３１の表面に素子分離絶縁膜であるフィールド酸化膜
３２を形成する。そして、メモリセルのトランスファト
ランジスタのゲート電極３３、ソース・ドレイン領域と
なる容量用拡散層３４とビット線用拡散層３５を形成す
る。また、ワード線３３’をフィールド酸化膜３２上に
形成する。次に、このゲート電極３３およびワード線３
３’を被覆する層間絶縁膜３６をシリコン酸化膜等で形
成し、ビット線コンタクトプラグ３７を前述のビット線
用拡散層３５上に形成する。そして、このビット線コン
タクトプラグ３７に電気接続するビット線３８を配設
し、さらに、このビット線３８を被覆する層間絶縁膜３
６を堆積させる。
【００１０】次に、層間絶縁膜３６上に積層するストッ
パ膜３９を形成する。ここで、このストッパ膜３８はシ
リコン窒化膜で構成される。
パ膜３９を形成する。ここで、このストッパ膜３８はシ
リコン窒化膜で構成される。
【００１１】次に、前述の容量用拡散層３４上にコンタ
クト孔を開口し、キャパシタの情報蓄積電極となる下部
電極４０と側部電極４１および情報蓄積電極の形状加工
用のスペーサ絶縁膜４２からなる、図１３に示すような
構造体を形成する。
クト孔を開口し、キャパシタの情報蓄積電極となる下部
電極４０と側部電極４１および情報蓄積電極の形状加工
用のスペーサ絶縁膜４２からなる、図１３に示すような
構造体を形成する。
【００１２】次に、フッ酸水溶液によってスペーサ絶縁
膜４２を選択的にエッチング除去して、図１４に示すよ
うに、キャパシタの情報蓄積電極を形成する。
膜４２を選択的にエッチング除去して、図１４に示すよ
うに、キャパシタの情報蓄積電極を形成する。
【００１３】このようにして、シリコン基板３１表面の
フィールド酸化膜３２以外の活性領域に、トランスファ
トランジスタのゲート電極３３およびソース・ドレイン
領域となる容量用拡散層３４、ビット線用拡散層３５、
さらに、容量用拡散層３４に電気接続して情報蓄積電極
である下部電極４０と側部電極４１、ビット線用拡散層
３５にビット線コンタクトプラグ３７を介して電気接続
するビット線３８が形成される。ここで、下部電極４０
は、層間絶縁膜３６とストッパ膜３９に形成されるコン
タクト孔に埋設され、ストッパ膜３９表面を被覆して形
成される。
フィールド酸化膜３２以外の活性領域に、トランスファ
トランジスタのゲート電極３３およびソース・ドレイン
領域となる容量用拡散層３４、ビット線用拡散層３５、
さらに、容量用拡散層３４に電気接続して情報蓄積電極
である下部電極４０と側部電極４１、ビット線用拡散層
３５にビット線コンタクトプラグ３７を介して電気接続
するビット線３８が形成される。ここで、下部電極４０
は、層間絶縁膜３６とストッパ膜３９に形成されるコン
タクト孔に埋設され、ストッパ膜３９表面を被覆して形
成される。
【００１４】また、フィン型のキャパシタ電極を形成す
る場合も、先ず層間絶縁膜のエッチング防止層として、
シリコン窒化膜からなるストッパ膜上にキャパシタ電極
になるシリコン膜とキャパシタ電極形状加工用のシリコ
ン酸化膜であるスペーサ絶縁膜を交互に積層するように
堆積し、これらの膜をドライエッチングでパターニング
し、その後、フッ酸水溶液によってスペーサ絶縁膜のみ
を選択的にエッチング除去してキャパシタの情報蓄積電
極を形成する。
る場合も、先ず層間絶縁膜のエッチング防止層として、
シリコン窒化膜からなるストッパ膜上にキャパシタ電極
になるシリコン膜とキャパシタ電極形状加工用のシリコ
ン酸化膜であるスペーサ絶縁膜を交互に積層するように
堆積し、これらの膜をドライエッチングでパターニング
し、その後、フッ酸水溶液によってスペーサ絶縁膜のみ
を選択的にエッチング除去してキャパシタの情報蓄積電
極を形成する。
【００１５】
【発明が解決しようとする課題】しかしながら、層間絶
縁膜エッチング防止層（ストッパ膜）に、シリコン窒化
膜を用いた場合、シリコン窒化膜の応力が大きいため
に、層間絶縁膜、シリコン窒化膜に割れ（クラック）が
しばしば発生し、半導体装置の製造工程において支障を
きたす。さらに、シリコン窒化膜は、電気的なトラップ
密度の高い絶縁膜であるため、チャージアップを惹き起
こし半導体装置の動作にも悪影響を及ぼしてしまう。ま
た、このシリコン窒化膜は水素ガスの透過阻止力が高
い。このため、半導体装置の動作の安定化に必須となる
水素ガスによるアニールが不十分になる。そして、半導
体装置の信頼性および歩留りの低下につながる。
縁膜エッチング防止層（ストッパ膜）に、シリコン窒化
膜を用いた場合、シリコン窒化膜の応力が大きいため
に、層間絶縁膜、シリコン窒化膜に割れ（クラック）が
しばしば発生し、半導体装置の製造工程において支障を
きたす。さらに、シリコン窒化膜は、電気的なトラップ
密度の高い絶縁膜であるため、チャージアップを惹き起
こし半導体装置の動作にも悪影響を及ぼしてしまう。ま
た、このシリコン窒化膜は水素ガスの透過阻止力が高
い。このため、半導体装置の動作の安定化に必須となる
水素ガスによるアニールが不十分になる。そして、半導
体装置の信頼性および歩留りの低下につながる。
【００１６】このためにシリコン窒化膜を薄くする方法
も考えられるが、シリコン酸化膜との選択比が１００倍
程度であるため、数１０ｎｍ以上の膜厚が必要になって
しまい、前述した影響を低減する程の薄膜化は難しい。
も考えられるが、シリコン酸化膜との選択比が１００倍
程度であるため、数１０ｎｍ以上の膜厚が必要になって
しまい、前述した影響を低減する程の薄膜化は難しい。
【００１７】また、情報蓄積電極の表面積を増加させる
方法として、半球状シリコングレイン（以下、ＨＳＧと
呼称する）からなる凹凸をシリンダ型、フィン型等の３
次元構造の情報蓄積電極表面に形成する方法が、特開平
５ー６７７３０号公報で提案されている。この場合に
は、ＨＳＧの結晶核としてシリコン原子を情報蓄積電極
の表面に選択的に形成することが非常に有効になる。し
かし、ストッパ膜がシリコン窒化膜であると、この選択
的なシリコン原子の核形成は困難になる。これは、情報
蓄積電極を形成するアモルファスシリコンとシリコン窒
化膜とでは、シリコン原子の堆積における選択性が非常
に悪いためである。
方法として、半球状シリコングレイン（以下、ＨＳＧと
呼称する）からなる凹凸をシリンダ型、フィン型等の３
次元構造の情報蓄積電極表面に形成する方法が、特開平
５ー６７７３０号公報で提案されている。この場合に
は、ＨＳＧの結晶核としてシリコン原子を情報蓄積電極
の表面に選択的に形成することが非常に有効になる。し
かし、ストッパ膜がシリコン窒化膜であると、この選択
的なシリコン原子の核形成は困難になる。これは、情報
蓄積電極を形成するアモルファスシリコンとシリコン窒
化膜とでは、シリコン原子の堆積における選択性が非常
に悪いためである。
【００１８】本発明の目的は、半導体装置の形成工程に
おいて層間絶縁膜エッチング防止層にシリコン窒化膜を
用いずにフィン構造やシリンダ構造のスタック型のキャ
パシタ電極を形成する方法を提供することにある。
おいて層間絶縁膜エッチング防止層にシリコン窒化膜を
用いずにフィン構造やシリンダ構造のスタック型のキャ
パシタ電極を形成する方法を提供することにある。
【００１９】
【課題を解決するための手段】このために本発明では、
半導体記憶装置の情報蓄積電極と対向電極と容量絶縁膜
とで構成されるスタック型のキャパシタ形成工程におい
て、情報蓄積電極の形状加工に用いるシリコン酸化膜の
密度を、前記情報蓄積電極下に設けた層間絶縁膜エッチ
ング防止層であるシリコン酸化膜の密度よりも低くなる
ように設定し、情報蓄積電極の形状加工後、上記形状加
工に用いたシリコン酸化膜を選択的に除去する。
半導体記憶装置の情報蓄積電極と対向電極と容量絶縁膜
とで構成されるスタック型のキャパシタ形成工程におい
て、情報蓄積電極の形状加工に用いるシリコン酸化膜の
密度を、前記情報蓄積電極下に設けた層間絶縁膜エッチ
ング防止層であるシリコン酸化膜の密度よりも低くなる
ように設定し、情報蓄積電極の形状加工後、上記形状加
工に用いたシリコン酸化膜を選択的に除去する。
【００２０】この情報蓄積電極の形状はシリンダ構造あ
るいはフィン構造になるように加工される。
るいはフィン構造になるように加工される。
【００２１】ここで、上記層間絶縁膜エッチング防止層
であるシリコン酸化膜の密度を２．２０ｇ／ｃｍ3 以上
になるように設定する。
であるシリコン酸化膜の密度を２．２０ｇ／ｃｍ3 以上
になるように設定する。
【００２２】そして、上記層間絶縁膜エッチング防止層
は、熱ＣＶＤ法で堆積しその後７００℃以上の温度で熱
処理を施したシリコン酸化膜である。
は、熱ＣＶＤ法で堆積しその後７００℃以上の温度で熱
処理を施したシリコン酸化膜である。
【００２３】また、上記情報蓄積電極の形状加工に用い
るシリコン酸化膜は、ゾル・ゲル法により形成したＳＯ
Ｇ膜である。
るシリコン酸化膜は、ゾル・ゲル法により形成したＳＯ
Ｇ膜である。
【００２４】そして、本発明では、上記スタック型のキ
ャパシタ形成工程において前記情報蓄積電極の形状加工
を施した後、前記層間絶縁膜エッチング防止層で層間絶
縁膜のエッチングを防止しながら前記形状加工に用いた
シリコン酸化膜をフッ酸水溶液中で選択的にエッチング
除去する。
ャパシタ形成工程において前記情報蓄積電極の形状加工
を施した後、前記層間絶縁膜エッチング防止層で層間絶
縁膜のエッチングを防止しながら前記形状加工に用いた
シリコン酸化膜をフッ酸水溶液中で選択的にエッチング
除去する。
【００２５】
【発明の実施の形態】本発明によりＤＲＡＭのメモリセ
ルをシリンダ構造のスタック型キャパシタで形成する場
合の第１の実施の形態について、以下に図面を参照して
説明する。図１乃至図６は、第１の実施の形態の工程要
所に於ける半導体装置の要部断面を模式的に示した図で
ある。
ルをシリンダ構造のスタック型キャパシタで形成する場
合の第１の実施の形態について、以下に図面を参照して
説明する。図１乃至図６は、第１の実施の形態の工程要
所に於ける半導体装置の要部断面を模式的に示した図で
ある。
【００２６】図１に示すように、先ず、ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）等、通常の素子分離方法によりシリコン基板１上に
非活性領域であるフィールド酸化膜２を形成し、それら
により取り囲まれる素子活性領域を形成する。
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）等、通常の素子分離方法によりシリコン基板１上に
非活性領域であるフィールド酸化膜２を形成し、それら
により取り囲まれる素子活性領域を形成する。
【００２７】次に、素子活性領域上にゲート酸化膜を介
したゲート電極３、容量用拡散層４、ビット線用拡散層
５等からなるＭＯＳトランジスタを形成する。このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また、ワード線３’をフィールド酸化膜２上
に形成する。このワード線３’は、隣接メモリセルのト
ランスファトランジスタのゲート電極につながる。そし
て、このゲート電極３およびワード線３’を被覆するよ
うに層間絶縁膜６を形成する。ここで、層間絶縁膜６と
して公知の化学気相成長（ＣＶＤ）法によるＨＴＯ（Ｈ
ｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜とＢ
ＰＳＧ（ボロンガラスとリンガラスを含有するシリケー
トガラス）膜とを順に成膜し、７５０〜９００℃でアニ
ールを行い、リフローさせて平坦性を高める。
したゲート電極３、容量用拡散層４、ビット線用拡散層
５等からなるＭＯＳトランジスタを形成する。このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また、ワード線３’をフィールド酸化膜２上
に形成する。このワード線３’は、隣接メモリセルのト
ランスファトランジスタのゲート電極につながる。そし
て、このゲート電極３およびワード線３’を被覆するよ
うに層間絶縁膜６を形成する。ここで、層間絶縁膜６と
して公知の化学気相成長（ＣＶＤ）法によるＨＴＯ（Ｈ
ｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜とＢ
ＰＳＧ（ボロンガラスとリンガラスを含有するシリケー
トガラス）膜とを順に成膜し、７５０〜９００℃でアニ
ールを行い、リフローさせて平坦性を高める。
【００２８】次に、前記ＭＯＳトランジスタのビット線
用拡散層５上にコンタクト孔を開口し、このコンタクト
孔にタングステン、窒化チタン、タングステンシリサイ
ド等の導電体材を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、既知の写真蝕刻工程によりパターニングして、ビ
ット線８を形成する。
用拡散層５上にコンタクト孔を開口し、このコンタクト
孔にタングステン、窒化チタン、タングステンシリサイ
ド等の導電体材を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、既知の写真蝕刻工程によりパターニングして、ビ
ット線８を形成する。
【００２９】次に、ビット線８を被覆する層間絶縁膜６
としてシリコン酸化膜をＣＶＤ法により成膜し、化学的
機械研磨（ＣＭＰ）法で平坦化する。
としてシリコン酸化膜をＣＶＤ法により成膜し、化学的
機械研磨（ＣＭＰ）法で平坦化する。
【００３０】次に、層間絶縁膜エッチング防止層となる
ストッパ膜９を層間絶縁膜６の表面に形成する。
ストッパ膜９を層間絶縁膜６の表面に形成する。
【００３１】ストッパ膜９は次のようにして形成する。
初めに、ＣＶＤ法で膜厚が１００ｎｍ程度のＮＳＧ（ノ
ンドープト・シリケートガラス）膜を堆積させる。ここ
で、成膜のための反応ガスはＳｉＨ4 とＯ2 とを含むガ
スである。また、成膜温度は、４００〜５００℃であ
る。次に、このＮＳＧ膜に７００〜９５０℃での熱処理
を施す。この熱処理によりＮＳＧ膜の密度は大幅に向上
する。このようにして得られるストッパ膜の密度は２．
２０〜２．２６ｇ／ｃｍ3 となる。このストッパ膜の
０．５重量％フッ酸水溶液中２５℃でのエッチング速度
は１０ｎｍ／ｍｉｎ程度である。このように、シリコン
酸化膜でその密度が２．２０ｇ／ｃｍ3 以上になると、
フッ酸水溶液でのエッチング速度は大幅に減少するよう
になり、層間絶縁膜エッチング防止層として有効に働く
ようになる。
初めに、ＣＶＤ法で膜厚が１００ｎｍ程度のＮＳＧ（ノ
ンドープト・シリケートガラス）膜を堆積させる。ここ
で、成膜のための反応ガスはＳｉＨ4 とＯ2 とを含むガ
スである。また、成膜温度は、４００〜５００℃であ
る。次に、このＮＳＧ膜に７００〜９５０℃での熱処理
を施す。この熱処理によりＮＳＧ膜の密度は大幅に向上
する。このようにして得られるストッパ膜の密度は２．
２０〜２．２６ｇ／ｃｍ3 となる。このストッパ膜の
０．５重量％フッ酸水溶液中２５℃でのエッチング速度
は１０ｎｍ／ｍｉｎ程度である。このように、シリコン
酸化膜でその密度が２．２０ｇ／ｃｍ3 以上になると、
フッ酸水溶液でのエッチング速度は大幅に減少するよう
になり、層間絶縁膜エッチング防止層として有効に働く
ようになる。
【００３２】また、ＣＶＤ法で堆積するシリコン酸化膜
では、成膜後の熱処理を温度７００℃以上で行なうと、
そのシリコン酸化膜の密度は２．２０ｇ／ｃｍ3 以上に
なり、上記理由から層間絶縁膜エッチング防止層として
有効に働くようになる。
では、成膜後の熱処理を温度７００℃以上で行なうと、
そのシリコン酸化膜の密度は２．２０ｇ／ｃｍ3 以上に
なり、上記理由から層間絶縁膜エッチング防止層として
有効に働くようになる。
【００３３】あるいは、ストッパ膜９は次のようにして
形成する。反応ガスとしてＳｉＨ4とＮ2 Ｏを含むガス
を用い、堆積温度を７５０〜８５０℃にしてＣＶＤ法で
堆積する。この場合は、堆積したＮＳＧ膜の熱処理は不
要である。
形成する。反応ガスとしてＳｉＨ4とＮ2 Ｏを含むガス
を用い、堆積温度を７５０〜８５０℃にしてＣＶＤ法で
堆積する。この場合は、堆積したＮＳＧ膜の熱処理は不
要である。
【００３４】次に、前記ＭＯＳトランジスタの容量用拡
散層４上に既知の写真蝕刻工程を用いてコンタクト孔を
開口し、続いてホスフィン（ＰＨ3 ）とシラン（ＳｉＨ
4 ）又はジシラン（Ｓｉ2 Ｈ6 ）からなるガス系より既
知の減圧ＣＶＤ法により、不純物としてリン（Ｐ）を
１．５×１０20原子／ｃｍ3 の濃度で含むアモルファス
状の第１シリコン膜１０を１００〜３００ｎｍの膜厚に
成膜する。
散層４上に既知の写真蝕刻工程を用いてコンタクト孔を
開口し、続いてホスフィン（ＰＨ3 ）とシラン（ＳｉＨ
4 ）又はジシラン（Ｓｉ2 Ｈ6 ）からなるガス系より既
知の減圧ＣＶＤ法により、不純物としてリン（Ｐ）を
１．５×１０20原子／ｃｍ3 の濃度で含むアモルファス
状の第１シリコン膜１０を１００〜３００ｎｍの膜厚に
成膜する。
【００３５】次に、第１シリコン膜１０上にスペーサ絶
縁膜１１を形成する。このスペーサ絶縁膜１１は低い密
度を有するシリコン酸化膜である。このような絶縁膜は
ゾル・ゲル法を用いて形成できる。例えば、テトラメト
キシシラン、テトラエトキシシラン、メチルトリアルコ
キシシラン、メチルトリエトキシシランのようなアルコ
キシシランの縮合体を、アルコール系、ケトン系、エス
テル系等の有機溶剤に溶解し、塩酸、硫酸等の触媒の存
在下で水を加えて加水分解する。この加水分解で塗布液
が形成される。この塗布液をスピンナー等を用いて第１
シリコン膜１０上に塗布し、３５０〜４００℃で焼成し
ＳＯＧ膜を形成する。このＳＯＧ膜がスペーサ絶縁膜と
なる。このＳＯＧ膜の膜厚は５００ｎｍ程度に設定され
る。
縁膜１１を形成する。このスペーサ絶縁膜１１は低い密
度を有するシリコン酸化膜である。このような絶縁膜は
ゾル・ゲル法を用いて形成できる。例えば、テトラメト
キシシラン、テトラエトキシシラン、メチルトリアルコ
キシシラン、メチルトリエトキシシランのようなアルコ
キシシランの縮合体を、アルコール系、ケトン系、エス
テル系等の有機溶剤に溶解し、塩酸、硫酸等の触媒の存
在下で水を加えて加水分解する。この加水分解で塗布液
が形成される。この塗布液をスピンナー等を用いて第１
シリコン膜１０上に塗布し、３５０〜４００℃で焼成し
ＳＯＧ膜を形成する。このＳＯＧ膜がスペーサ絶縁膜と
なる。このＳＯＧ膜の膜厚は５００ｎｍ程度に設定され
る。
【００３６】このようにして得られるＳＯＧ膜は、密度
が１．７５〜２．１５ｇ／ｃｍ2 と低い。また、この膜
中には多量のＯＨ基が残り、膜質は多孔質であり吸湿性
も高い。あるいは、このＳＯＧ膜中にはアルキル基も含
まれる。
が１．７５〜２．１５ｇ／ｃｍ2 と低い。また、この膜
中には多量のＯＨ基が残り、膜質は多孔質であり吸湿性
も高い。あるいは、このＳＯＧ膜中にはアルキル基も含
まれる。
【００３７】このようなＳＯＧ膜の０．５重量％のフッ
酸水溶液による２５℃でのエッチング速度は１０００〜
１５００ｎｍ／ｍｉｎになる。すなわち、ストッパ膜の
エッチング速度の１００倍以上になる。
酸水溶液による２５℃でのエッチング速度は１０００〜
１５００ｎｍ／ｍｉｎになる。すなわち、ストッパ膜の
エッチング速度の１００倍以上になる。
【００３８】一般にスペーサ絶縁膜は密度の小さい方が
エッチング速度が大きくなる。しかし、エッチング速度
が大きすぎると、ウェーハの洗浄工程、フォトレジスト
の剥離工程等の工程でスペーサ絶縁膜がエッチングさ
れ、形成したパターンの欠損といった不都合が生じる。
このために、上記のフッ酸水溶液中でのエッチング速度
は１０００ｎｍ程度に抑えておく必要がある。このエッ
チング速度の調整は、スペーサ絶縁膜の密度を制御する
ことで可能であり、密度の制御は塗布液の混合比あるい
は塗布後の焼成温度等を変えることで可能となる。
エッチング速度が大きくなる。しかし、エッチング速度
が大きすぎると、ウェーハの洗浄工程、フォトレジスト
の剥離工程等の工程でスペーサ絶縁膜がエッチングさ
れ、形成したパターンの欠損といった不都合が生じる。
このために、上記のフッ酸水溶液中でのエッチング速度
は１０００ｎｍ程度に抑えておく必要がある。このエッ
チング速度の調整は、スペーサ絶縁膜の密度を制御する
ことで可能であり、密度の制御は塗布液の混合比あるい
は塗布後の焼成温度等を変えることで可能となる。
【００３９】次に、図２に示すように、公知のフォトリ
ソグラフィ技術とドライエッチング技術で下部電極１２
とスペーサ１３とを所定の形状に形成する。
ソグラフィ技術とドライエッチング技術で下部電極１２
とスペーサ１３とを所定の形状に形成する。
【００４０】次に、図３に示すように、ストッパ膜９、
スペーサ１３および下部電極１２を被覆する第２シリコ
ン膜１４を堆積させる。ここで、この第２シリコン膜１
４は、第１シリコン膜１０の成膜の方法と同様にして形
成され、その膜厚は１００ｎｍ程度に設定される。
スペーサ１３および下部電極１２を被覆する第２シリコ
ン膜１４を堆積させる。ここで、この第２シリコン膜１
４は、第１シリコン膜１０の成膜の方法と同様にして形
成され、その膜厚は１００ｎｍ程度に設定される。
【００４１】次に、図４に示すように、異方性のドライ
エッチングにより第２シリコン膜１４を、下部電極１２
とスペーサ１３の側壁にサイドウォール状に残してエッ
チングする。このようにして側部電極１５を形成し、ス
ぺーサ１３の表面を露出させる。ここで、異方性のドラ
イエッチングの反応ガスとして塩素（Ｃｌ2 ）、酸素
（Ｏ2 ）と臭化水素（ＨＢｒ）の混合ガスが用いられ
る。
エッチングにより第２シリコン膜１４を、下部電極１２
とスペーサ１３の側壁にサイドウォール状に残してエッ
チングする。このようにして側部電極１５を形成し、ス
ぺーサ１３の表面を露出させる。ここで、異方性のドラ
イエッチングの反応ガスとして塩素（Ｃｌ2 ）、酸素
（Ｏ2 ）と臭化水素（ＨＢｒ）の混合ガスが用いられ
る。
【００４２】次に、半導体基板を２５℃、０．５重量％
のフッ酸水溶液に１分間浸漬しスペーサ１３をエッチン
グ除去する。このようにして、図５に示すようにシリン
ダ型の情報蓄積電極を形成する。ここで、情報蓄積電極
は容量用拡散層４に電気接続する下部電極１２とこの下
部電極１２に電気接続する側部電極１５とで構成され
る。
のフッ酸水溶液に１分間浸漬しスペーサ１３をエッチン
グ除去する。このようにして、図５に示すようにシリン
ダ型の情報蓄積電極を形成する。ここで、情報蓄積電極
は容量用拡散層４に電気接続する下部電極１２とこの下
部電極１２に電気接続する側部電極１５とで構成され
る。
【００４３】次に、下部電極１２および側部電極１５の
表面に存在する自然酸化膜を希弗酸溶液で除去し、自然
酸化膜の再成長を抑止する為にアンモニアガス雰囲気
中、９００℃程度の温度で急速熱窒化を行なった後、図
６に示すように、公知の減圧ＣＶＤ法によりシリコン窒
化膜を５ｎｍ程度の膜厚に成膜し、さらに８００℃の水
蒸気雰囲気で熱酸化を行ない、ＳｉＯ2 ／Ｓｉ3 Ｎ4 構
造の容量絶縁膜１６を形成する。
表面に存在する自然酸化膜を希弗酸溶液で除去し、自然
酸化膜の再成長を抑止する為にアンモニアガス雰囲気
中、９００℃程度の温度で急速熱窒化を行なった後、図
６に示すように、公知の減圧ＣＶＤ法によりシリコン窒
化膜を５ｎｍ程度の膜厚に成膜し、さらに８００℃の水
蒸気雰囲気で熱酸化を行ない、ＳｉＯ2 ／Ｓｉ3 Ｎ4 構
造の容量絶縁膜１６を形成する。
【００４４】続いて、上部電極１７として膜厚１５０ｎ
ｍのポリシリコン膜を成膜し、その後、温度が８００℃
程度の公知の熱拡散でリン不純物を上部電極１７に導入
する。この時に下部電極１２と側部電極１５は多結晶化
する。
ｍのポリシリコン膜を成膜し、その後、温度が８００℃
程度の公知の熱拡散でリン不純物を上部電極１７に導入
する。この時に下部電極１２と側部電極１５は多結晶化
する。
【００４５】このようにして、シリコン基板１表面のフ
ィールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる下部電極１２と側部電極１５、ビット線用
拡散層５にビット線コンタクトプラグ７を介して電気接
続するビット線８が形成される。ここで、下部電極１２
は、層間絶縁膜６およびストッパ膜９に形成されるコン
タクト孔に埋設され、ストッパ膜９の表面を被覆して形
成される。そして、情報蓄積電極の対向電極である上部
電極１７と容量絶縁膜１６と共にシリンダ構造のスタッ
ク型のキャパシタを構成する。
ィールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる下部電極１２と側部電極１５、ビット線用
拡散層５にビット線コンタクトプラグ７を介して電気接
続するビット線８が形成される。ここで、下部電極１２
は、層間絶縁膜６およびストッパ膜９に形成されるコン
タクト孔に埋設され、ストッパ膜９の表面を被覆して形
成される。そして、情報蓄積電極の対向電極である上部
電極１７と容量絶縁膜１６と共にシリンダ構造のスタッ
ク型のキャパシタを構成する。
【００４６】なお、本実施の形態では、下部電極１２と
側部電極１６に含まれる不純物をこれらの成膜と同時に
ドープしているが、ノンドープのシリコン膜で情報蓄積
電極を形成後に、リン不純物を熱拡散し、情報蓄積電極
に不純物を導入するようにしてもよい。
側部電極１６に含まれる不純物をこれらの成膜と同時に
ドープしているが、ノンドープのシリコン膜で情報蓄積
電極を形成後に、リン不純物を熱拡散し、情報蓄積電極
に不純物を導入するようにしてもよい。
【００４７】また、本実施の形態では、上部電極１７を
ノンドープのポリシリコン膜を堆積した後、リンを熱拡
散させているが、前述の情報蓄積電極の形成方法と同様
にして、成膜と同時にリン不純物をドープしてもよい。
ノンドープのポリシリコン膜を堆積した後、リンを熱拡
散させているが、前述の情報蓄積電極の形成方法と同様
にして、成膜と同時にリン不純物をドープしてもよい。
【００４８】また、本実施の形態では、層間絶縁膜６と
ストッパ膜９を形成した後にコンタクト孔を開口し、第
１シリコン膜１０を形成しているが、ストッパ膜９の上
にスペーサ絶縁膜を形成してからコンタクト孔を開口
し、次に第１シリコン膜１０を形成し下部電極とすれ
ば、前述の化学薬液によるスペーサ絶縁膜の選択的エッ
チング後、スペーサ膜９と下部電極１２との間にギャッ
プが形成されるようになる。このようにすれば、下部電
極１２の下面も情報蓄積電極の表面として有効に活用で
きるようになる。
ストッパ膜９を形成した後にコンタクト孔を開口し、第
１シリコン膜１０を形成しているが、ストッパ膜９の上
にスペーサ絶縁膜を形成してからコンタクト孔を開口
し、次に第１シリコン膜１０を形成し下部電極とすれ
ば、前述の化学薬液によるスペーサ絶縁膜の選択的エッ
チング後、スペーサ膜９と下部電極１２との間にギャッ
プが形成されるようになる。このようにすれば、下部電
極１２の下面も情報蓄積電極の表面として有効に活用で
きるようになる。
【００４９】このようにして、ストッパ膜としてシリコ
ン窒化膜を用いないで、シリンダ構造の情報蓄積電極形
成のためのスペーサのエッチング速度をストッパ膜のエ
ッチング速度の１００倍程度にすることで、良好なＤＲ
ＡＭのキャパシタが得られるようになる。
ン窒化膜を用いないで、シリンダ構造の情報蓄積電極形
成のためのスペーサのエッチング速度をストッパ膜のエ
ッチング速度の１００倍程度にすることで、良好なＤＲ
ＡＭのキャパシタが得られるようになる。
【００５０】また、図７に示すように、容量用拡散層４
に接続する下部電極１２と側部電極１５の表面にＨＳＧ
を選択的に形成できる。
に接続する下部電極１２と側部電極１５の表面にＨＳＧ
を選択的に形成できる。
【００５１】例えば、下部電極１２と側部電極１５の表
面の自然酸化膜を除去した後、酸素および水の分圧が１
０-8Ｔｏｒｒ以下となる条件で温度５５０〜６００℃、
圧力０．１〜１ｍＴｏｒｒでＳｉＨ4 またはＳｉ2 Ｈ6
を含むガスを用いて、下部電極１２および側部電極１５
の表面にのみ結晶核を選択的に形成する。その後、同一
の温度でアニールを施すと、アモルファスシリコンであ
る下部電極１２と側部電極１５の表面のシリコン原子が
表面マイグレーションを起こし、結晶核を中心にＨＳＧ
が選択的に成長する。
面の自然酸化膜を除去した後、酸素および水の分圧が１
０-8Ｔｏｒｒ以下となる条件で温度５５０〜６００℃、
圧力０．１〜１ｍＴｏｒｒでＳｉＨ4 またはＳｉ2 Ｈ6
を含むガスを用いて、下部電極１２および側部電極１５
の表面にのみ結晶核を選択的に形成する。その後、同一
の温度でアニールを施すと、アモルファスシリコンであ
る下部電極１２と側部電極１５の表面のシリコン原子が
表面マイグレーションを起こし、結晶核を中心にＨＳＧ
が選択的に成長する。
【００５２】これに対し、従来の技術でシリコン窒化膜
をストッパ膜にする場合には、上記の結晶核の形成でシ
リコン窒化膜上にもシリコン原子が堆積する。このため
に、層間絶縁膜表面の絶縁性が損なわれ、情報蓄積電極
間が導通するようになる。本発明では、このような問題
は完全に解決される。
をストッパ膜にする場合には、上記の結晶核の形成でシ
リコン窒化膜上にもシリコン原子が堆積する。このため
に、層間絶縁膜表面の絶縁性が損なわれ、情報蓄積電極
間が導通するようになる。本発明では、このような問題
は完全に解決される。
【００５３】次に、本発明の第２の実施の形態を図８乃
至図１２に基づいて説明する。本実施の形態をフィン構
造のスタック型のキャパシタの形成に適用する場合であ
る。ここで、図８乃至図１２は製造工程の要所に於ける
半導体装置の要部断面を模式的に示した図である。
至図１２に基づいて説明する。本実施の形態をフィン構
造のスタック型のキャパシタの形成に適用する場合であ
る。ここで、図８乃至図１２は製造工程の要所に於ける
半導体装置の要部断面を模式的に示した図である。
【００５４】第２の実施の形態の工程は、図８に示すス
トッパ膜９の形成工程までは、第１の実施の形態と同様
である。すなわち、図８に示すように、先ず、シリコン
基板１上に非活性領域であるフィールド酸化膜２を形成
し、それらにより取り囲まれる素子活性領域を形成す
る。
トッパ膜９の形成工程までは、第１の実施の形態と同様
である。すなわち、図８に示すように、先ず、シリコン
基板１上に非活性領域であるフィールド酸化膜２を形成
し、それらにより取り囲まれる素子活性領域を形成す
る。
【００５５】次に、素子活性領域上にゲート電極３、容
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６として公知のＣＶＤ法に
よるシリコン酸化膜を成膜する。そして、ＣＭＰ法で平
坦化する。
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６として公知のＣＶＤ法に
よるシリコン酸化膜を成膜する。そして、ＣＭＰ法で平
坦化する。
【００５６】次に、前述のＭＯＳトランジスタのビット
線用拡散層５上にコンタクト孔を開口し、このコンタク
ト孔にタングステン、窒化チタン、タングステンシリサ
イド等の導電体材を埋設しビット線コンタクトプラグ７
を形成する。そして、タングステン等の導電体膜を堆積
した後、ドライエッチングでパターニングして、ビット
線８を形成する。
線用拡散層５上にコンタクト孔を開口し、このコンタク
ト孔にタングステン、窒化チタン、タングステンシリサ
イド等の導電体材を埋設しビット線コンタクトプラグ７
を形成する。そして、タングステン等の導電体膜を堆積
した後、ドライエッチングでパターニングして、ビット
線８を形成する。
【００５７】次に、このビット線８を被覆する層間絶縁
膜６としてシリコン酸化膜をＣＶＤ法により成膜し、こ
のシリコン酸化膜をＣＭＰ法で平坦化する。そして、こ
の層間絶縁膜６上に第１の実施の形態と同様にストッパ
膜９を形成する。
膜６としてシリコン酸化膜をＣＶＤ法により成膜し、こ
のシリコン酸化膜をＣＭＰ法で平坦化する。そして、こ
の層間絶縁膜６上に第１の実施の形態と同様にストッパ
膜９を形成する。
【００５８】次に、スペーサ絶縁膜とシリコン膜とを交
互に積層して堆積させる。そして、第１スペーサ絶縁膜
１８、第１フィン用電極膜１９、第２スペーサ絶縁膜２
０、第２フィン用電極膜２１および第３スペーサ絶縁膜
２２を形成する。ここで、これらのスペーサ絶縁膜は膜
厚が５０ｎｍ程度のＳＯＧ膜であり、シリコン膜は第１
の実施の形態で説明したリン不純物を含有するアモルフ
ァス状のシリコン膜であり、その膜厚は１００程度に設
定される。
互に積層して堆積させる。そして、第１スペーサ絶縁膜
１８、第１フィン用電極膜１９、第２スペーサ絶縁膜２
０、第２フィン用電極膜２１および第３スペーサ絶縁膜
２２を形成する。ここで、これらのスペーサ絶縁膜は膜
厚が５０ｎｍ程度のＳＯＧ膜であり、シリコン膜は第１
の実施の形態で説明したリン不純物を含有するアモルフ
ァス状のシリコン膜であり、その膜厚は１００程度に設
定される。
【００５９】次に、容量用拡散層４上にドライエッチン
グでコンタクト孔を開口し、図９に示すように、第３フ
ィン用電極膜２３を堆積させる。この第３フィン用電極
膜の形成方法は第１の実施の形態で説明したのと同様で
ある。
グでコンタクト孔を開口し、図９に示すように、第３フ
ィン用電極膜２３を堆積させる。この第３フィン用電極
膜の形成方法は第１の実施の形態で説明したのと同様で
ある。
【００６０】次に、図１０に示すようにドライエッチン
グでこれらのスペーサ絶縁膜およびシリコン膜を所定の
形状に加工する。このようにして、第１スペーサ２４、
第１フィン電極２５、第２スペーサ２６、第２フィン電
極２７、第３スペーサ２８および第３フィン電極２９を
形成する。
グでこれらのスペーサ絶縁膜およびシリコン膜を所定の
形状に加工する。このようにして、第１スペーサ２４、
第１フィン電極２５、第２スペーサ２６、第２フィン電
極２７、第３スペーサ２８および第３フィン電極２９を
形成する。
【００６１】次に、半導体基板を２５℃、０．５重量％
のフッ酸水溶液に５秒間程度浸漬し各スペーサをエッチ
ング除去する。このようにして、図１１に示すようにフ
ィン型の情報蓄積電極を形成する。ここで、情報蓄積電
極は容量用拡散層４に電気接続する第３フィン電極２
９、第１フィン電極２５および第２フィン電極２７とで
構成される。
のフッ酸水溶液に５秒間程度浸漬し各スペーサをエッチ
ング除去する。このようにして、図１１に示すようにフ
ィン型の情報蓄積電極を形成する。ここで、情報蓄積電
極は容量用拡散層４に電気接続する第３フィン電極２
９、第１フィン電極２５および第２フィン電極２７とで
構成される。
【００６２】ここで、ストッパ膜９表面のエッチング量
は１ｎｍ程度となり非常に微少となる。
は１ｎｍ程度となり非常に微少となる。
【００６３】次に、第１の実施の形態で説明したよう
に、第１フィン電極２５、第２フィン電極２７および第
３フィン電極２９の表面に存在する自然酸化膜を希弗酸
溶液で除去し、自然酸化膜の再成長を抑止するためにア
ンモニアガス雰囲気中、９００℃程度の温度で急速熱窒
化を行なった後、図１２に示すように、公知の減圧ＣＶ
Ｄ法によりシリコン窒化膜を７ｎｍ程度の膜厚に成膜
し、さらに８００℃の水蒸気雰囲気で熱酸化を行ない、
ＳｉＯ2 ／Ｓｉ3 Ｎ4 構造の容量絶縁膜１６を形成す
る。この熱酸化の工程で、前述の第１フィン電極２５、
第２フィン電極２７および第３フィン電極２９は多結晶
化する。
に、第１フィン電極２５、第２フィン電極２７および第
３フィン電極２９の表面に存在する自然酸化膜を希弗酸
溶液で除去し、自然酸化膜の再成長を抑止するためにア
ンモニアガス雰囲気中、９００℃程度の温度で急速熱窒
化を行なった後、図１２に示すように、公知の減圧ＣＶ
Ｄ法によりシリコン窒化膜を７ｎｍ程度の膜厚に成膜
し、さらに８００℃の水蒸気雰囲気で熱酸化を行ない、
ＳｉＯ2 ／Ｓｉ3 Ｎ4 構造の容量絶縁膜１６を形成す
る。この熱酸化の工程で、前述の第１フィン電極２５、
第２フィン電極２７および第３フィン電極２９は多結晶
化する。
【００６４】続いて、上部電極１７として膜厚１５０ｎ
ｍのポリシリコン膜を成膜し、その後、公知の熱拡散で
リン不純物を上部電極１７に導入する。
ｍのポリシリコン膜を成膜し、その後、公知の熱拡散で
リン不純物を上部電極１７に導入する。
【００６５】このようにして、シリコン基板１表面のフ
ィールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる第１フィン電極２５、第２フィン電極２７
および第３フィン電極２９、ビット線用拡散層５にビッ
ト線コンタクトプラグ７を介して電気接続するビット線
８が形成される。ここで、第３フィン電極２９は、層間
絶縁膜６とストッパ膜９に形成されるコンタクト孔に埋
設され、第１フィン電極２５および第２フィン電極２７
と共に容量用拡散層４に電気接続される。そして、情報
蓄積電極の対向電極である上部電極１７、容量絶縁膜１
６と共にフィン構造のスタック型のキャパシタを構成す
るようになる。
ィールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる第１フィン電極２５、第２フィン電極２７
および第３フィン電極２９、ビット線用拡散層５にビッ
ト線コンタクトプラグ７を介して電気接続するビット線
８が形成される。ここで、第３フィン電極２９は、層間
絶縁膜６とストッパ膜９に形成されるコンタクト孔に埋
設され、第１フィン電極２５および第２フィン電極２７
と共に容量用拡散層４に電気接続される。そして、情報
蓄積電極の対向電極である上部電極１７、容量絶縁膜１
６と共にフィン構造のスタック型のキャパシタを構成す
るようになる。
【００６６】この第２の実施の形態でも、第１の実施の
形態で説明したものと同様の効果が得られる本実施の形
態では、３枚のフィンであるが３枚以上あるいは３枚以
下のフィン構造も同様に形成できる。また、この場合に
は、フィン用電極膜を不純物を含有するポリシリコン膜
で形成してもよい。
形態で説明したものと同様の効果が得られる本実施の形
態では、３枚のフィンであるが３枚以上あるいは３枚以
下のフィン構造も同様に形成できる。また、この場合に
は、フィン用電極膜を不純物を含有するポリシリコン膜
で形成してもよい。
【００６７】以上の実施の形態では、シリンダ構造とフ
ィン構造のスタック型のキャパシタの形成について説明
したが、これ以外の構造のキャパシタも本発明のストッ
パ膜とスペーサ絶縁膜とを利用して形成できることにも
触れておく。
ィン構造のスタック型のキャパシタの形成について説明
したが、これ以外の構造のキャパシタも本発明のストッ
パ膜とスペーサ絶縁膜とを利用して形成できることにも
触れておく。
【００６８】また、層間絶縁膜としてシリコン酸化膜を
用いる場合について説明したが、シリコン酸化膜に過剰
のシリコン原子を含有する絶縁膜でもよいことにも触れ
ておく。
用いる場合について説明したが、シリコン酸化膜に過剰
のシリコン原子を含有する絶縁膜でもよいことにも触れ
ておく。
【００６９】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、立体構造の情報蓄積電極を形成する際、層間絶縁膜
エッチング防止層として従来用いられていたシリコン窒
化膜を用いる必要がなくなり、シリコン窒化膜の使用に
伴うクラックの発生や、素子分離特性の劣化を防止で
き、信頼性や、歩留りが向上するという効果がある。
ば、立体構造の情報蓄積電極を形成する際、層間絶縁膜
エッチング防止層として従来用いられていたシリコン窒
化膜を用いる必要がなくなり、シリコン窒化膜の使用に
伴うクラックの発生や、素子分離特性の劣化を防止で
き、信頼性や、歩留りが向上するという効果がある。
【００７０】また、本発明においてエッチング用の化学
薬液として用いられるフッ酸水溶液は、半導体装置の製
造工程ですでに広く一般的に使用されているものなの
で、新規製造装置を新たに開発してラインへ導入する必
要がなく、最小限のコストで、実施できるという効果が
ある。
薬液として用いられるフッ酸水溶液は、半導体装置の製
造工程ですでに広く一般的に使用されているものなの
で、新規製造装置を新たに開発してラインへ導入する必
要がなく、最小限のコストで、実施できるという効果が
ある。
【００７１】さらに本発明の半導体装置の製造方法は、
エッチングの選択比が急激に劣化することがないので、
プロセスの再現性と安定性に優れるという効果もある。
エッチングの選択比が急激に劣化することがないので、
プロセスの再現性と安定性に優れるという効果もある。
【００７２】また、本発明では、ストッパ膜にシリコン
酸化膜を用いており、ＨＳＧ形成でシリコン原子の選択
的な結晶核形成が可能であるため、シリンダ型、フィン
型等の３次元構造の情報蓄積電極と、ＨＳＧによる電極
表面の面積拡大技術とを同時に用いることが可能にな
る。
酸化膜を用いており、ＨＳＧ形成でシリコン原子の選択
的な結晶核形成が可能であるため、シリンダ型、フィン
型等の３次元構造の情報蓄積電極と、ＨＳＧによる電極
表面の面積拡大技術とを同時に用いることが可能にな
る。
【００７３】このようにして、本発明はＤＲＡＭの超高
集積化および高密度化をさらに促進するようになる。
集積化および高密度化をさらに促進するようになる。
【図１】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図２】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図３】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図４】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図５】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図６】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図７】上記第１の実施の形態の効果を説明するための
断面図である。
断面図である。
【図８】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図９】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図１０】本発明の第２の実施の形態を説明するための
断面図である。
断面図である。
【図１１】本発明の第２の実施の形態を説明するための
断面図である。
断面図である。
【図１２】本発明の第２の実施の形態を説明するための
断面図である。
断面図である。
【図１３】従来の技術を説明するための断面図である。
【図１４】従来の技術を説明するための断面図である。
１，３１ シリコン基板 ２，３２ フィールド酸化膜 ３，３３ ゲート電極 ３’，３３’ ワード線 ４，３４ 容量用拡散層 ５，３５ ビット線用拡散層 ６，３６ 層間絶縁膜 ７，３７ ビット線コンタクトプラグ ８、３８ ビット線 ９，３９ ストッパ膜 １０ 第１シリコン膜 １１ スペーサ絶縁膜 １２，４０ 下部電極 １３，４２ スペーサ １４ 第２シリコン膜 １５、４１ 側部電極 １６ 容量絶縁膜 １７ 上部電極 １８ 第１スペーサ絶縁膜 １９ 第１フィン用電極膜 ２０ 第２スペーサ絶縁膜 ２１ 第２フィン用電極膜 ２２ 第３スペーサ絶縁膜 ２３ 第３フィン用電極膜 ２４ 第１スペーサ ２５ 第１フィン電極 ２６ 第２スペーサ ２７ 第２フィン電極 ２８ 第３スペーサ ２９ 第３フィン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/316 Ｈ０１Ｌ 27/10 ６２１Ｃ
Claims (6)
- 【請求項１】 半導体記憶装置の情報蓄積電極と対向電
極と容量絶縁膜とで構成されるスタック型のキャパシタ
形成工程において、前記情報蓄積電極の形状加工に用い
るシリコン酸化膜の密度を、前記情報蓄積電極下に設け
た層間絶縁膜エッチング防止層であるシリコン酸化膜の
密度よりも低くなるように設定し、前記情報蓄積電極の
形状加工後、前記形状加工に用いたシリコン酸化膜を選
択的に除去することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記情報蓄積電極の形状がシリンダ構造
またはフィン構造に加工されることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記層間絶縁膜エッチング防止層である
シリコン酸化膜の密度が２．２０ｇ／ｃｍ3 以上になる
ように設定することを特徴とする請求項１または請求項
２記載の半導体装置の製造方法。 - 【請求項４】 前記層間絶縁膜エッチング防止層は、熱
ＣＶＤ法で堆積しその後７００℃以上の温度で処理を施
したシリコン酸化膜であることを特徴とする請求項１、
請求項２または請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記情報蓄積電極の形状加工に用いるシ
リコン酸化膜が、ゾル・ゲル法により形成したＳＯＧ膜
であることを特徴とする請求項１、請求項２または請求
項３記載の半導体装置の製造方法。 - 【請求項６】 前記スタック型のキャパシタ形成工程に
おいて前記情報蓄積電極の形状加工を施した後、前記層
間絶縁膜エッチング防止層で層間絶縁膜のエッチングを
防止しながら前記形状加工に用いたシリコン酸化膜をフ
ッ酸水溶液中で選択的にエッチング除去することを特徴
とする請求項１、請求項２、請求項３、請求項４または
請求項５記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174950A JP2930016B2 (ja) | 1996-07-04 | 1996-07-04 | 半導体装置の製造方法 |
| KR1019970031117A KR100267415B1 (ko) | 1996-07-04 | 1997-07-04 | 실리콘 산화 에칭 방지막을 사용하는 dram 스택 캐패시터의 형성 방법 |
| GB9714216A GB2314976B (en) | 1996-07-04 | 1997-07-04 | Method of forming a dram stacked capacitor using an etch blocking film of silicon oxide |
| US08/888,827 US5953608A (en) | 1996-07-04 | 1997-07-07 | Method of forming a DRAM stacked capacitor using an etch blocking film of silicon oxide |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174950A JP2930016B2 (ja) | 1996-07-04 | 1996-07-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022473A true JPH1022473A (ja) | 1998-01-23 |
| JP2930016B2 JP2930016B2 (ja) | 1999-08-03 |
Family
ID=15987576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8174950A Expired - Fee Related JP2930016B2 (ja) | 1996-07-04 | 1996-07-04 | 半導体装置の製造方法 |
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| KR (1) | KR100267415B1 (ja) |
| GB (1) | GB2314976B (ja) |
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| US6350647B2 (en) | 1998-11-09 | 2002-02-26 | Nec Corporation | Semiconductor memory device and manufacturing method of the same |
| US6368913B1 (en) | 1998-12-24 | 2002-04-09 | Nec Corporation | Method of manufacturing a semiconductor device and a semiconductor device |
| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| JP2004056123A (ja) * | 2000-02-23 | 2004-02-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6815341B2 (en) | 2000-02-23 | 2004-11-09 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating metal interconnect in a carbon-containing silicon oxide film |
| KR101362594B1 (ko) * | 2007-05-25 | 2014-02-12 | 엘지전자 주식회사 | 참고 특징 점을 이용한 피사체 영상 검색방법 |
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| US6238974B1 (en) * | 1997-11-08 | 2001-05-29 | United Microelectronics Corp. | Method of forming DRAM capacitors with a native oxide etch-stop |
| KR100277080B1 (ko) * | 1997-12-29 | 2001-04-02 | 윤종용 | 다이나믹랜덤억세스메모리장치및그제조방법 |
| TW421857B (en) * | 1998-02-27 | 2001-02-11 | Mosel Vitelic Inc | Fabricating process and structure of lower electrode for capacitor |
| KR100301370B1 (ko) * | 1998-04-29 | 2001-10-27 | 윤종용 | 디램셀커패시터의제조방법 |
| KR100532383B1 (ko) * | 1998-05-26 | 2006-01-27 | 삼성전자주식회사 | 고유전막을 사용하는 반도체장치의 커패시터 제조방법 |
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- 1997-07-04 GB GB9714216A patent/GB2314976B/en not_active Expired - Fee Related
- 1997-07-07 US US08/888,827 patent/US5953608A/en not_active Expired - Fee Related
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