KR100532383B1 - 고유전막을 사용하는 반도체장치의 커패시터 제조방법 - Google Patents

고유전막을 사용하는 반도체장치의 커패시터 제조방법 Download PDF

Info

Publication number
KR100532383B1
KR100532383B1 KR1019980019045A KR19980019045A KR100532383B1 KR 100532383 B1 KR100532383 B1 KR 100532383B1 KR 1019980019045 A KR1019980019045 A KR 1019980019045A KR 19980019045 A KR19980019045 A KR 19980019045A KR 100532383 B1 KR100532383 B1 KR 100532383B1
Authority
KR
South Korea
Prior art keywords
film
pattern
conductive
insulating
forming
Prior art date
Application number
KR1019980019045A
Other languages
English (en)
Other versions
KR19990086184A (ko
Inventor
유차영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019980019045A priority Critical patent/KR100532383B1/ko
Publication of KR19990086184A publication Critical patent/KR19990086184A/ko
Application granted granted Critical
Publication of KR100532383B1 publication Critical patent/KR100532383B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

고유전막을 사용하는 반도체 장치의 커패시터 제조 방법을 개시한다. 본 발명의 일 관점은 반도체 기판 상에 층간 절연막을 관통하되 물질 확산을 방지하는 장벽막을 상측에 수반하는 도전성 플러그를 형성하고, 전기적으로 연결되는 백금족 금속 또는 백금족 금속 산화물의 제1도전막을 형성한다. 제1도전막 상에 산화 방지막 및 제1절연막을 순차적으로 형성한다. 선택적 식각으로 제1절연막 패턴, 산화 방지막 패턴 및 제1도전막 패턴을 형성한 후, 백금족 금속 또는 백금족 산화물의 제2도전막을 형성하고 이방성 건식 식각하여 스페이서 형상의 제2도전막 패턴을 형성한다. 제2절연막을 제1절연막과 식각 선택비를 가지는 절연물로 형성한 후, 평탄화하여 제2절연막 패턴을 형성하고, 제1절연막 패턴을 선택적으로 제거한다. 산화 방지막 표면 및 노출된 제2도전막 패턴의 표면, 제2절연막 패턴 상을 덮는 유전막을 형성하되 산화 방지막에 의해 장벽막으로의 산소 확산을 방지한다. 유전막 상에 상부 전극을 형성한다.

Description

고유전막을 사용하는 반도체 장치의 커패시터 제조 방법{Manufacturing method of capacitor using high dielectric layer for semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 고유전막을 사용하는 커패시터(capacitor) 제조 방법에 관한 것이다.
반도체 장치가 고집적화 및 미세화됨에 따라 커패시터의 용량 증대가 요구되고 있다. 이러한 커패시터의 용량 증대를 구현하기 위해서 시도되는 방법 중에는 (Ba,Sr)TiO3(BST) 등과 같은 고유전 물질로 커패시터의 유전막을 형성하는 방법이 있다. 이러한 고유전 물질은 대부분 산소를 포함하는 조성을 가지고 있어, 커패시터의 전극 또는 하부의 도전막 등이 산화되는 문제점이 발생할 수 있다. 이에 따라, 내산화성의 물질로 커패시터의 전극을 형성하는 방법이 요구되고 있다.
이와 같은 내산화성 물질로는 플래티늄(Pt), 이리듐(Ir) 또는 루테늄(Ru) 등과 같은 백금족 금속 또는 백금족 금속 산화물 등이 전극 물질로 유망하다. 그러나, 상기 Pt 또는 Ir 등은 반응 가스와 반응하여 휘발성 화합물을 형성하기가 어려워 건식 식각 공정을 이용하여 두꺼운 박막을 선택적으로 패터닝하여 입체적인 구조로 전극을 형성하기가 어렵다. 이와 같이 전극의 구조를 입체화하기 어려워 커패시터의 용량 증가를 구현하기 어려운 문제점이 발생할 수 있다. 이에 따라, 건식 식각 방법을 이용하지 않고 Pt 등으로 이루어지는 입체적인 형상의 전극을 형성하는 방법이 시도되고 있다.
예를 들면, 절연막에 콘택홀(contact hole)을 형성한 후 Pt 등으로 박막을 얇게 형성한 후, 상기 절연막 상에 형성된 박막의 일부를 제거하여 콘택홀 내에만 상기 박막이 잔류하도록 하는 방법이 있다. 이후에, 절연막을 제거하면, 오목한(concave) 형상의 전극이 형성된다. 이때, 상기 박막의 두께는 상기 콘택홀에 의해서 형성되는 단차를 따라 얇게 덮을 수 있을 정도로 얇게 형성된다.
그러나, 이와 같은 방법을 이용하는 경우에는 피치(pitch)가 감소함에 따라 형성되는 Pt 박막의 두께가 감소되어야 한다. 이에 따라, 피치가 0.3㎛ 이하로 감소함에 따라 상기 Pt 박막은 대략 100?? 정도의 얇은 두께로 형성되어야 한다. 이와 같이 Pt 박막의 두께가 감소되면, 상기 전극, 특히 하부 전극 상에 BST 등과 같은 고유전 물질을 증착하는 공정 중에 상기 하부 전극의 하부 막질로의 산소 확산이 심하게 발생할 수 있다. 이와 같은 산소 확산의 발생을 방지하지 못하면, 하부 전극의 하부에 형성되는 확산 장벽막(diffusion barrier)이 산화될 수 있다. 이러한 산소 확산을 억제하기 위해서 상기 BST 등과 같은 고유전 물질을 증착하는 공정의 온도를 낮추는 방법이 고려되고 있으나 이는 형성되는 박막의 균일성(uniformity) 등과 같은 박막 특성을 열화시킬 수 있다.
본 발명이 이루고자하는 기술적 과제는 백금족 금속 또는 백금족 금속 산화물 등의 박막을 건식식각 공정의 어려움을 극복하여 입체적인 형상의 하부전극을 형성할 수 있으며, 박막의 얇아짐을 극복할 수 있으며, 하부막질의 산화 등과 같은 산소 확산에 기인하는 문제를 해결할 수 있어 커패시터의 용량 증가를 구현할 수 있는 고유전막을 사용하는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되되 물질 확산을 방지하는 장벽막을 상측에 수반하는 도전성 플러그를 형성하는 단계, 상기 층간 절연막 및 상기 장벽막 상에 상기 도전성 플러그에 전기적으로 연결되는 백금족 금속 또는 백금족 금속 산화물의 제1도전막을 형성하는 단계, 상기 제1도전막 상에 상기 장벽막으로의 산소 확산을 방지하는 산화 방지막을 질화물 및 산화 알루미늄으로 이루어지는 일군에서 선택되는 어느 하나로 형성하는 단계, 상기 산화 방지막 상에 제1절연막을 형성하는 단계, 상기 제1절연막, 상기 산화 방지막 및 상기 제1도전막을 하부의 상기 층간 절연막의 표면이 노출되도록 선택적으로 식각하여 제1절연막 패턴, 산화 방지막 패턴 및 제1도전막 패턴을 형성하는 단계, 상기 제1도전막 패턴, 상기 산화 방지막 패턴 및 상기 제1절연막 패턴의 상면 및 측면을 덮고 상기 층간 절연막의 노출된 표면 상에 연장되게 백금족 금속 또는 백금족 산화물의 제2도전막을 형성하는 단계, 상기 제2도전막을 이방성 건식 식각하여 상기 제1도전막 패턴, 상기 산화 방지막 패턴 및 상기 제1절연막 패턴의 측벽을 덮는 부분을 선택적으로 잔류시켜 스페이서 형상의 제2도전막 패턴을 형성하는 단계, 상기 제2도전막 패턴 및 상기 제1절연막 패턴을 덮는 제2절연막을 상기 제1절연막과 식각 선택비를 가지는 절연물로 형성하는 단계, 상기 제2절연막을 에치 백 또는 화학 기계적 연마 방법으로 상기 제1절연막 패턴의 상측 표면이 노출되게 평탄화하여 상기 제2도전막 패턴의 외측 측면을 덮는 제2절연막 패턴을 형성하는 단계, 상기 노출된 제1절연막 패턴을 선택적으로 제거하여 상기 제2도전막 패턴의 내측 측벽 및 상기 산화 방지막의 상측 표면을 노출시켜 상기 제2도전막 패턴 및 상기 제1도전막 패턴으로 이루어지는 하부 전극을 형성하는 단계, 상기 산화 방지막 표면 및 상기 노출된 제2도전막 패턴의 표면, 상기 제2절연막 패턴 상을 덮되 SrTiO3, (Ba,Sr)TiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 Bi4Ti3O12 및 (Pb,Zr)TiO3으로 이루어지는 일군에서 선택되는 어느 하나로 이루어지는 유전막을 상기 산화 방지막에 의해 상기 장벽막으로의 산소 확산을 방지하며 형성하는 단계, 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법을 제시한다.
상기 백금족 금속은 플래티늄, 팔라디움, 오스뮴, 이리듐 또는 루테늄 등을 이용하고, 상기 백금족 금속 산화물은 산화 루테늄, 산화 이리듐 또는 산화 오스뮴 등을 이용할 수 있다.
상기 제1절연막 패턴을 제거하는 단계는 상기 식각 선택비를 이용하여 상기 제2절연막에 비해 높은 식각 속도로 상기 제1절연막 패턴을 식각하는 습식 식각 방법으로 수행될 수 있다.
본 발명에 따르면, 백금족 금속 또는 백금족 금속 산화물 등의 박막을 건식 식각 공정의 어려움을 극복하여 입체적인 형상의 하부 전극을 형성할 수 있으며, 박막의 얇아짐을 극복할 수 있으며, 하부 막질의 산화 등과 같은 산소 확산에 기인하는 문제를 해결할 수 있어 커패시터의 용량 증가를 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 7은 본 발명의 실시예에 의한 커패시터 제조 방법을 설명하기 위하여 개략적으로 도시한 단면도들이다.
도 1은 반도체 기판(100)상에 제1도전막(410) 및 산화 방지막(500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 트랜지스터(transistor) 및 소자 분리막 등이 형성된 반도체 기판(100)상에 층간 절연막(200)을 형성한다. 사진 식각 공정으로 상기 층간 절연막을 패터닝하여 상기 반도체 기판(100)의 표면 일부를 노출시키는 콘택홀(contact hole), 예컨대, 매몰 콘택홀(buried contact hole)을 형성한다. 다음에, 상기 콘택홀을 채우는 제3도전막을 형성한 후 패터닝하여 상기 콘택홀을 채우는 플러그(plug;310)를 형성한다. 상기 제3도전막으로는 불순물이 도핑(doping된 도전성 다결정실리콘막 등을 이용한다.
상기 플러그(310) 상에는 물질의 확산을 방지하는 장벽막(330)을 더 형성할 수 있다. 상기 장벽막(330)으로는 금속 질화물, 예컨대, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN) 또는 탄탈륨 실리콘 질화물(TaSiN) 등을 이용한다.
이와 같이 형성된 결과물 전면(全面)에 제1도전막(410)을 백금족 금속 또는 백금족 금속 산화물 등으로 형성한다. 예컨대, 플래티늄(Pt), 팔라디움(Pd), 오스뮴(Os), 루테늄(Ru) 또는 이리듐(Ir) 등과 같은 백금족 금속 또는 산화 루테늄(RuO2), 산화 이리듐(IrO2) 또는 산화 오스뮴(OsO2) 등과 같은 백금족 금속 산화물 등을 증착하여 상기 제1도전막(410)을 형성한다.
제1도전막(410) 상에 산소의 확산을 방지하는 물질, 예컨대, 실리콘 질화물(silicon nitride;SiN) 등과 같은 질화물 또는 산화 알루미늄(Al2O3) 등을 증착하여 산화 방지막(500)을 형성한다. 상기 산화 방지막(500)은 이후에 수행되는 유전막을 형성하는 공정에서 하부로 산소가 확산하는 것을 방지한다.
산화 방지막(500) 상에 제1절연막(600)을 형성한다. 상기 절연막(600)은 후속에 수행될 습식 식각 공정을 고려하여 습식 식각율이 높은 물질을 이용하여 형성된다. 예컨대, 산화 실리콘(SiO2) 등과 같은 실리콘 원소(Si)를 포함하는 산화물 또는, 보론(Boron) 또는 포스포러스(Phosphorus) 등이 도핑된 산화물 등으로 상기 제1절연막(600)을 형성한다. 상기 제1절연막(600)은 형성하고자하는 커패시터의 정전 용량 등에 의존하여 그 두께가 결정되지만 대략 1000?? 내지 10000?? 정도의 두께로 형성된다.
도 2는 제1절연막 패턴(650) 및 제1도전막 패턴(415)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막(600) 상에 상기 제1절연막(600)의 표면 일부를 노출시키는 포토레지스트 패턴(700)을 포토레지스트 도포, 노광 및 현상 공정 등을 통하여 형성한다. 다음에, 상기 포토레지스트 패턴(700)을 식각 마스크로 이용하여 노출되는 제1절연막(600)을 식각하여 패터닝한다. 상기 식각 공정은 건식 식각 공정으로 수행되는 것이 바람직하다.
상기 식각 공정으로 상기 제1절연막(600)을 패터닝하여 제1절연막(600) 패턴을 형성한 이후에, 상기 패터닝 공정을 계속 수행하여 하부의 제1도전막(410)을 패터닝한다. 이에 따라, 상기 층간 절연막(200)을 노출하는 제1도전막 패턴(415)이 형성된다. 상기 제1도전막 패턴(415)이 패터닝될 때 발생하는 식각 부산물은 상기 제1도전막 패턴(415)의 주위가 열려있어 제거되기가 용이하다.
한편, 상기 제1도전막(410)과 상기 제1절연막(600)을 계면에 형성된 산화 방지막(500) 또한 패터닝되어 산화 방지막 패턴(550)이 형성된다. 이후에, 상기 포토레지스트 패턴(700)을 애슁(ashing) 및 스트립(strip) 등의 공정으로 제거한다.
도 3은 제1절연막 패턴(650) 및 제1도전막 패턴(415)을 덮는 제2도전막(450)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막 패턴(650) 등이 형성된 결과물 전면(全面)을 덮는 제2도전막(450)을 형성한다. 상기 제2도전막(450)은 백금족 금속 또는 백금족 금속 산화물 등으로 형성한다. 예컨대, 플래티늄, 팔라디움, 오스뮴, 루테늄 또는 이리듐 등과 같은 백금족 금속 또는 산화 루테늄, 산화 이리듐 또는 산화 오스뮴 등과 같은 백금족 금속 산화물 등을 증착하여 상기 제2도전막(450)을 형성한다. 상기 제2도전막(450)은 상기 제1절연막 패턴(650) 및 제1도전막 패턴(415) 등이 형성된 결과물의 굴곡을 따라 형성된다. 이때, 상기 제2도전막(450)의 두께는 상기 굴곡이 나타날 정도의 두께, 즉, 상기 제1절연막 패턴(650) 등에 의한 단차가 드러날 정도의 두께로 형성된다.
도 4는 제2도전막(450)을 패터닝하여 제2도전막 패턴(455)을 형성하는 단계를 나타낸다.
구체적으로, 제2도전막(450)의 전면을 에치 백(etch back) 등의 방법으로 패터닝한다. 예컨대, 이방성 건식 식각 방법 등으로 상기 제2도전막(450)을 식각한다. 이와 같은 식각 공정은 상기 제1절연막 패턴(650)의 상부 표면 및 상기 층간 절연막(200)의 상부 표면이 노출될 때까지 수행된다. 이와 같이 하여, 상기 제1절연막 패턴(650), 산화 방지막 패턴(550) 및 상기 제1도전막 패턴(415)의 측벽을 덮어 스페이서(spacer)와 같은 형상을 가지는 제2도전막 패턴(455)을 형성한다.
도 5는 제2도전막 패턴(455)의 측벽에 제2절연막 패턴(800)을 형성하는 단계를 개략적으로 나타낸다.
개략적으로, 제2도전막 패턴(455)이 스페이서와 같은 형상으로 제1도전막 패턴(415) 및 제1절연막 패턴(650)의 측벽에 형성된 결과물 전면(全面)을 덮는 제2절연막을 형성한다. 상기 제2절연막은 상기 제1절연막 패턴(650)과 식각 선택비가 있는 절연물, 예컨대, 산화 실리콘 등과 같은 실리콘 원소를 포함하는 산화물 또는, 보론 또는 포스포러스 등이 도핑된 산화물 등으로 형성된다. 바람직하게는, 상기 제 상기 제1절연막 패턴(650)에 비해 낮은 습식 식각율을 가지는 절연물로 상기 제2절연막을 형성한다.
상기한 바와 같이 형성된 제2절연막을 평탄화 방법으로 패터닝하여 상기 제1절연막 패턴(650)의 표면을 노출시키는 제2절연막 패턴(800)을 형성한다. 이때, 상기 평탄화 방법으로는 에치 백 공정 또는 화학 기계적 연마(chemical mechanical polishing) 방법 등을 이용한다. 이에 따라 형성되는 제2절연막 패턴(800)은 상기 제2도전막 패턴(455)의 측벽을 덮어 절연시키고 상부 표면을 노출시킨다.
도 6은 제1절연막 패턴(650)을 선택적으로 제거하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막 패턴(650)을 습식 식각 공정 등으로 선택적으로 제거한다. 이때, 상기 제1절연막 패턴(650)과 상기 제2절연막 패턴(800)은 각기 다른 종류의 절연물로 형성되어 습식 식각 선택비를 가지고 있어 상기 제1절연막 패턴(650)이 선택적으로 제거된다. 바람직하게는, 상기 제1절연막 패턴(650)의 습식 식각 속도가 상기 제2절연막 패턴(800)에 비해 높은 식각 속도를 나타내도록 적절하게 식각액을 선택하여 상기 습식 식각 공정을 수행한다. 이에 따라, 상기 산화 방지막 패턴(550)의 표면이 노출된다. 이와 같이 하여 상기 제1도전막 패턴(415) 및 상기 제2도전막 패턴(455) 등으로 이루어지는 하부 전극을 형성한다.
도 7은 하부 전극 상에 유전막(910) 및 상부 전극(950)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 하부 전극 상에 SrTiO3, (Ba,Sr)TiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 Bi4Ti3O12 또는 (Pb,Zr)TiO3 등과 같은 고유전율의 유전 물질을 이용하여 유전막(910)을 형성한다. 다음에, 상기 유전막(910) 상에 도전물로 상부 전극을 형성하여 커패시터를 이룬다.
이때, 상기 유전막(910)을 형성하는 공정에서 산소의 장벽막(330) 등과 같은 하부 막질로의 확산이 산화 방지막 패턴(550) 및 제1도전막 패턴(415) 등에 의해서 억제된다. 상기 제1도전막 패턴(415)은 그 두께를 종래의 절연막에 콘택홀을 형성한 후 Pt 등으로 박막을 얇게 형성하여 하부 전극을 형성하는 방법에서 요구되는 박막의 얇은 두께에 비해 보다 두껍게 형성할 수 있다. 이에 따라, 확산되는 산소의 확산 경로를 보다 길게 할 수 있어 하부의 장벽막(330)에 산소가 도달하는 것을 방지할 수 있다. 또한, 상기 산화 방지막(550)을 형성하는 데 이용되는 질화물 또는 산화 알루미늄은 산소의 확산도가 낮은 물질로 상기 산소의 장벽막(330)으로의 확산을 방지할 수 있다.
더욱이, 상기 제2도전막 패턴(455)의 높이는 상술한 바와 같은 공정에 따르면, 제1절연막 패턴(650)의 두께에 따라 조절된다. 이에 따라, 상기 제1절연막 패턴(650)의 높이를 조절함으로써, 상기 제2도전막 패턴(455)의 높이를 증가시켜 하부 전극의 단차를 증가시킬 수 있다. 이에 따라, 상기 유전막(910)의 유효 면적이 증가되므로 형성되는 커패시터의 정전 용량의 증대를 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 제1도전막을 형성하고 패터닝하여 제1도전막 패턴을 형성한 후, 상기 제1도전막 패턴에 연결되는 제2도전막 패턴을 기둥형 또는 스페이서의 형상으로 형성할 수 있다. 이와 같이 형성되는 제1도전막 패턴 및 제2도전막 패턴을 하부 전극으로 이용할 수 있다.
이때, 상기 제1도전막은 입체적인 형상의 하부 전극을 형성하기 위한 단차 등에 따른 굴곡된 형태를 가질 필요가 없다. 따라서, 그 두께를 얇게 할 필요가 없어 하부 전극 상에 유전막을 형성하는 공정에서의 산소 확산을 보다 억제할 수 있다. 즉, 산소의 확산 경로를 증가시킴으로써 하부의 장벽막 등으로의 산소 확산을 억제할 수 있어 장벽막의 산화 등을 방지할 수 있다.
또한, 상기 제1도전막을 패터닝할 때 상기 제1도전막은 열린 상태에서 패터닝된다. 따라서, 백금족 금속 또는 백금족 금속 산화물의 불활성 식각 부산물이 제거되기가 용이하다. 따라서, 건식 식각 방법의 어려움을 극복할 수 있다. 더욱이, 상기 제2도전막 패턴이 스페이서 등과 같은 형태로 형성되어 입체적인 형상의 하부 전극을 구현할 수 있다. 이에 따라, 하부 전극의 단차를 높게 구현할 수 있어, 커패시터의 정전 용량의 증대를 얻을 수 있다. 따라서, 반도체 장치의 고집적화에 따라 요구되는 정전 용량을 확보할 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 도시한 단면도들이다.

Claims (2)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되되 물질 확산을 방지하는 장벽막을 상측에 수반하는 도전성 플러그를 형성하는 단계;
    상기 층간 절연막 및 상기 장벽막 상에 상기 도전성 플러그에 전기적으로 연결되는 백금족 금속 또는 백금족 금속 산화물의 제1도전막을 형성하는 단계;
    상기 제1도전막 상에 상기 장벽막으로의 산소 확산을 방지하는 산화 방지막을 질화물 및 산화 알루미늄으로 이루어지는 일군에서 선택되는 어느 하나로 형성하는 단계;
    상기 산화 방지막 상에 제1절연막을 형성하는 단계;
    상기 제1절연막, 상기 산화 방지막 및 상기 제1도전막을 하부의 상기 층간 절연막의 표면이 노출되도록 선택적으로 식각하여 제1절연막 패턴, 산화 방지막 패턴 및 제1도전막 패턴을 형성하는 단계;
    상기 제1도전막 패턴, 상기 산화 방지막 패턴 및 상기 제1절연막 패턴의 상면 및 측면을 덮고 상기 층간 절연막의 노출된 표면 상에 연장되게 백금족 금속 또는 백금족 산화물의 제2도전막을 형성하는 단계;
    상기 제2도전막을 이방성 건식 식각하여 상기 제1도전막 패턴, 상기 산화 방지막 패턴 및 상기 제1절연막 패턴의 측벽을 덮는 부분을 선택적으로 잔류시켜 스페이서 형상의 제2도전막 패턴을 형성하는 단계;
    상기 제2도전막 패턴 및 상기 제1절연막 패턴을 덮는 제2절연막을 상기 제1절연막과 식각 선택비를 가지는 절연물로 형성하는 단계;
    상기 제2절연막을 에치 백 또는 화학 기계적 연마 방법으로 상기 제1절연막 패턴의 상측 표면이 노출되게 평탄화하여 상기 제2도전막 패턴의 외측 측면을 덮는 제2절연막 패턴을 형성하는 단계;
    상기 노출된 제1절연막 패턴을 선택적으로 제거하여 상기 제2도전막 패턴의 내측 측벽 및 상기 산화 방지막의 상측 표면을 노출시켜 상기 제2도전막 패턴 및 상기 제1도전막 패턴으로 이루어지는 하부 전극을 형성하는 단계;
    상기 산화 방지막 표면 및 상기 노출된 제2도전막 패턴의 표면, 상기 제2절연막 패턴 상을 덮되 SrTiO3, (Ba,Sr)TiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 Bi4Ti3O12 및 (Pb,Zr)TiO3으로 이루어지는 일군에서 선택되는 어느 하나로 이루어지는 유전막을 상기 산화 방지막에 의해 상기 장벽막으로의 산소 확산을 방지하며 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 제1절연막 패턴의 제거는
    상기 식각 선택비를 이용하여 상기 제2절연막에 비해 높은 식각 속도로 상기 제1절연막 패턴을 식각하는 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
KR1019980019045A 1998-05-26 1998-05-26 고유전막을 사용하는 반도체장치의 커패시터 제조방법 KR100532383B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980019045A KR100532383B1 (ko) 1998-05-26 1998-05-26 고유전막을 사용하는 반도체장치의 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980019045A KR100532383B1 (ko) 1998-05-26 1998-05-26 고유전막을 사용하는 반도체장치의 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR19990086184A KR19990086184A (ko) 1999-12-15
KR100532383B1 true KR100532383B1 (ko) 2006-01-27

Family

ID=37178443

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980019045A KR100532383B1 (ko) 1998-05-26 1998-05-26 고유전막을 사용하는 반도체장치의 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100532383B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448852B1 (ko) * 2001-12-26 2004-09-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100476936B1 (ko) * 2002-10-30 2005-03-17 삼성전자주식회사 엠아이엠 구조의 커패시터를 갖는 반도체소자 및 그형성방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306876A (ja) * 1995-04-27 1996-11-22 Nec Corp 半導体装置の製造方法
JPH0955481A (ja) * 1995-08-11 1997-02-25 Nec Corp 半導体記憶装置
JPH0964298A (ja) * 1995-08-21 1997-03-07 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR980012542A (ko) * 1996-07-04 1998-04-30 가네꼬 히사시 실리콘 산화 에칭 방지막을 사용하는 dram 스택 캐패시터의 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306876A (ja) * 1995-04-27 1996-11-22 Nec Corp 半導体装置の製造方法
JPH0955481A (ja) * 1995-08-11 1997-02-25 Nec Corp 半導体記憶装置
JPH0964298A (ja) * 1995-08-21 1997-03-07 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR980012542A (ko) * 1996-07-04 1998-04-30 가네꼬 히사시 실리콘 산화 에칭 방지막을 사용하는 dram 스택 캐패시터의 형성 방법

Also Published As

Publication number Publication date
KR19990086184A (ko) 1999-12-15

Similar Documents

Publication Publication Date Title
KR100272172B1 (ko) 반도체장치의 커패시터 및 그 제조방법
KR100442104B1 (ko) 커패시터를 갖는 반도체 소자의 제조방법
KR0168346B1 (ko) 고유전율 재료를 이용한 커패시터 및 그 제조방법
KR100492435B1 (ko) 측벽커패시턴스구조및그제조방법
KR100346668B1 (ko) 절연측벽캐패시터
KR100287187B1 (ko) 반도체소자의 커패시터 및 그 제조방법
US6235603B1 (en) Method for forming a semiconductor device using an etch stop layer
JP3977633B2 (ja) 半導体素子のシリンダ型キャパシタの製造方法
KR100508094B1 (ko) 커패시터를 구비하는 반도체 소자 및 그 형성 방법
KR20010113324A (ko) 반도체 소자의 캐패시터 제조 방법
US6030866A (en) Method of manufacturing a capacitor
US6090704A (en) Method for fabricating a high dielectric capacitor
US7067329B2 (en) Methods of forming ferroelectric memory devices
KR100300059B1 (ko) 커패시터 제조방법
KR100532383B1 (ko) 고유전막을 사용하는 반도체장치의 커패시터 제조방법
KR100587086B1 (ko) 반도체 소자의 캐패시터 형성방법
US6180446B1 (en) Method of fabricating an oxygen-stable layer/diffusion barrier/poly bottom electrode structure for high-K DRAMS using disposable-oxide processing
KR100269301B1 (ko) 장벽층의산화를방지하는커패시터및그제조방법
JP2001210806A (ja) 電気メッキ法を利用して下部電極を形成する方法
KR100640566B1 (ko) 더블 패드층을 구비하는 반도체 소자 및 그 제조 방법
KR20020006364A (ko) 이중 식각 마스크막을 이용한 반도체 소자의 고유전체커패시터 제조방법
KR100474989B1 (ko) 장벽층을이용한반도체장치의커패시터형성방법
KR100275116B1 (ko) 반도체소자의커패시터형성방법
KR19990039612A (ko) 고유전막을 갖는 반도체 메모리 소자의 커패시터 제조방법
KR100555477B1 (ko) 반도체 소자의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee