JPH08306876A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08306876A JPH08306876A JP7103760A JP10376095A JPH08306876A JP H08306876 A JPH08306876 A JP H08306876A JP 7103760 A JP7103760 A JP 7103760A JP 10376095 A JP10376095 A JP 10376095A JP H08306876 A JPH08306876 A JP H08306876A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【目的】半導体記憶装置のスタック型のキャパシタ形成
工程において、電極形状加工に用いるシリコン酸化膜を
選択的に除去する。 【構成】半導体記憶装置の情報蓄積電極と対向電極と容
量絶縁膜とで構成されるスタック型のキャパシタ形成工
程において、前記情報蓄積電極の形状加工に用いるシリ
コン酸化膜に不純物を添加し、燐酸、硫酸、硝酸又はこ
れらの混合溶液を含む化学薬液、あるいはアンモニア水
溶液と過酸化水素水の混合溶液によるエッチングで前記
シリコン酸化膜を選択的に除去する。
工程において、電極形状加工に用いるシリコン酸化膜を
選択的に除去する。 【構成】半導体記憶装置の情報蓄積電極と対向電極と容
量絶縁膜とで構成されるスタック型のキャパシタ形成工
程において、前記情報蓄積電極の形状加工に用いるシリ
コン酸化膜に不純物を添加し、燐酸、硫酸、硝酸又はこ
れらの混合溶液を含む化学薬液、あるいはアンモニア水
溶液と過酸化水素水の混合溶液によるエッチングで前記
シリコン酸化膜を選択的に除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体記憶装置のキャパシタ電極の形成方法
に関する。
関し、特に半導体記憶装置のキャパシタ電極の形成方法
に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
【０００５】このスタック構造のキャパシタ（以下、ス
タック型のキャパシタと呼称する）としてフィン型ある
いはシリンダ型のものが提案されている。例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ）１９８８年５９３〜
５９５頁の３ディメンジョナル スタックトキャパシタ
セル フォー １６メガ アンド ６４メガ ＤＲＡ
Ｍｓ（３−ＤＩＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ
ＣＡＰＡＳＩＴＯＲ ＣＥＬＬ ＦＯＲ １６Ｍ ＡＮ
Ｄ ６４Ｍ ＤＲＡＭＳ）と題する論文や、特開平１−
２７０３４４号公報において、キャパシタ電極をフィン
構造にすることでキャパシタの情報蓄積電極の表面積を
増加させることが提案されている。また、特開平３−２
３２２７１号公報や特開平６−２９４６３号公報には、
キャパシタの情報蓄積電極をシリンダ構造に形成して表
面積を増加させようとする提案がなされている。
タック型のキャパシタと呼称する）としてフィン型ある
いはシリンダ型のものが提案されている。例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ）１９８８年５９３〜
５９５頁の３ディメンジョナル スタックトキャパシタ
セル フォー １６メガ アンド ６４メガ ＤＲＡ
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Ｄ ６４Ｍ ＤＲＡＭＳ）と題する論文や、特開平１−
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構造にすることでキャパシタの情報蓄積電極の表面積を
増加させることが提案されている。また、特開平３−２
３２２７１号公報や特開平６−２９４６３号公報には、
キャパシタの情報蓄積電極をシリンダ構造に形成して表
面積を増加させようとする提案がなされている。
【０００６】これらフィン型やシリンダ型等の立体構造
のキャパシタ電極を形成する主要の工程に共通するの
は、シリコン酸化膜（スペーサ膜）と情報蓄積電極とな
る材料膜とを積層しこれらの膜をドライエッチングした
後、このキャパシタの情報蓄積電極の形状加工用に用い
たシリコン酸化膜（スペーサ膜）が弗化水素溶液の化学
薬液を用いたエッチングで除去され形成されることであ
る。
のキャパシタ電極を形成する主要の工程に共通するの
は、シリコン酸化膜（スペーサ膜）と情報蓄積電極とな
る材料膜とを積層しこれらの膜をドライエッチングした
後、このキャパシタの情報蓄積電極の形状加工用に用い
たシリコン酸化膜（スペーサ膜）が弗化水素溶液の化学
薬液を用いたエッチングで除去され形成されることであ
る。
【０００７】そして、キャパシタ電極の下層の層間絶縁
膜がエッチングされないように、シリコン酸化膜（スペ
ーサ膜）とエッチングの選択比がとれる材料で、層間絶
縁膜とキャパシタ電極特に情報蓄積電極との間に層間絶
縁膜エッチング防止層（ストッパ膜）を設ける必要があ
る。現在、このストッパ膜には、弗化水素溶液によるエ
ッチレートが、シリコン酸化膜の１／１００程度である
シリコン窒化膜が広く用いられている。
膜がエッチングされないように、シリコン酸化膜（スペ
ーサ膜）とエッチングの選択比がとれる材料で、層間絶
縁膜とキャパシタ電極特に情報蓄積電極との間に層間絶
縁膜エッチング防止層（ストッパ膜）を設ける必要があ
る。現在、このストッパ膜には、弗化水素溶液によるエ
ッチレートが、シリコン酸化膜の１／１００程度である
シリコン窒化膜が広く用いられている。
【０００８】以下、図面を参照して従来のキャパシタ電
極の形成方法について説明する。ここで、図１２および
図１３はシリンダ型の電極の工程要部の断面図である。
極の形成方法について説明する。ここで、図１２および
図１３はシリンダ型の電極の工程要部の断面図である。
【０００９】図１２に模式的に示すように、シリコン基
板２１の表面に素子分離絶縁膜であるフィールド酸化膜
２２を形成する。そして、メモリセルのトランスファト
ランジスタのゲート電極２３、ソース・ドレイン領域と
なる容量用拡散層２４とビット線用拡散層２５を形成す
る。また、ワード線２３’をフィールド酸化膜２２上に
形成する。次に、このゲート電極２３およびワード線２
３’を被覆する層間絶縁膜２６をシリコン酸化膜等で形
成し、ビット線コンタクトプラグ２７を前述のビット線
用拡散層２５上に形成する。そして、このビット線コン
タクトプラグ２７に電気接続するビット線２７’を配設
し、さらに、このビット線２７’を被覆する層間絶縁膜
２６を堆積させる。
板２１の表面に素子分離絶縁膜であるフィールド酸化膜
２２を形成する。そして、メモリセルのトランスファト
ランジスタのゲート電極２３、ソース・ドレイン領域と
なる容量用拡散層２４とビット線用拡散層２５を形成す
る。また、ワード線２３’をフィールド酸化膜２２上に
形成する。次に、このゲート電極２３およびワード線２
３’を被覆する層間絶縁膜２６をシリコン酸化膜等で形
成し、ビット線コンタクトプラグ２７を前述のビット線
用拡散層２５上に形成する。そして、このビット線コン
タクトプラグ２７に電気接続するビット線２７’を配設
し、さらに、このビット線２７’を被覆する層間絶縁膜
２６を堆積させる。
【００１０】次に、層間絶縁膜２６上に積層するストッ
パ膜２８を形成する。ここで、このストッパ膜２８はシ
リコン窒化膜で構成される。
パ膜２８を形成する。ここで、このストッパ膜２８はシ
リコン窒化膜で構成される。
【００１１】次に、前述の容量用拡散層２４上にコンタ
クト孔を開口し、キャパシタの情報蓄積電極となるリン
不純物を含有する第１シリコン膜２９と第２シリコン膜
３０および情報蓄積電極の形状加工用のスペーサ膜３１
からなる、図１２に示すような構造体を形成する。
クト孔を開口し、キャパシタの情報蓄積電極となるリン
不純物を含有する第１シリコン膜２９と第２シリコン膜
３０および情報蓄積電極の形状加工用のスペーサ膜３１
からなる、図１２に示すような構造体を形成する。
【００１２】次に、弗化水素溶液によってスペーサ膜３
１を選択的にエッチング除去して、図１３に示すよう
に、キャパシタの情報蓄積電極を形成する。
１を選択的にエッチング除去して、図１３に示すよう
に、キャパシタの情報蓄積電極を形成する。
【００１３】このようにして、シリコン基板２１表面の
フイールド酸化膜２２以外の活性領域に、トランスファ
トランジスタのゲート電極２３およびソース・ドレイン
領域となる容量用拡散層２４、ビット線用拡散層２５、
さらに、容量用拡散層２４に電気接続して情報蓄積電極
である第１シリコン膜２９と第２シリコン膜３０、ビッ
ト線用拡散層２５にビット線コンタクトプラグ２７を介
して電気接続するビット線２７’が形成される。ここ
で、第１シリコン膜２９は、層間絶縁膜２６とストッパ
膜２８に形成されるコンタクト孔に埋設され、ストッパ
膜２８表面を被覆して形成される。
フイールド酸化膜２２以外の活性領域に、トランスファ
トランジスタのゲート電極２３およびソース・ドレイン
領域となる容量用拡散層２４、ビット線用拡散層２５、
さらに、容量用拡散層２４に電気接続して情報蓄積電極
である第１シリコン膜２９と第２シリコン膜３０、ビッ
ト線用拡散層２５にビット線コンタクトプラグ２７を介
して電気接続するビット線２７’が形成される。ここ
で、第１シリコン膜２９は、層間絶縁膜２６とストッパ
膜２８に形成されるコンタクト孔に埋設され、ストッパ
膜２８表面を被覆して形成される。
【００１４】また、フィン型のキャパシタ電極を形成す
る場合も、先ず層間絶縁膜のエッチング防止層として、
シリコン窒化膜からなるストッパ膜上にキャパシタ電極
になるシリコン膜とキャパシタ電極形状加工用のシリコ
ン酸化膜であるスペーサ膜を交互に積層するように堆積
し、これらの膜をドライエッチングでパターニングし、
その後、弗化水素溶液によってスペーサ膜のみを選択的
にエッチング除去してキャパシタの情報蓄積電極を形成
する。
る場合も、先ず層間絶縁膜のエッチング防止層として、
シリコン窒化膜からなるストッパ膜上にキャパシタ電極
になるシリコン膜とキャパシタ電極形状加工用のシリコ
ン酸化膜であるスペーサ膜を交互に積層するように堆積
し、これらの膜をドライエッチングでパターニングし、
その後、弗化水素溶液によってスペーサ膜のみを選択的
にエッチング除去してキャパシタの情報蓄積電極を形成
する。
【００１５】
【発明が解決しようとする課題】しかしながら、層間絶
縁膜エッチング防止層（ストッパ膜）に、シリコン窒化
膜を用いた場合、シリコン窒化膜の応力が大きい為に、
層間絶縁膜、シリコン窒化膜に割れ（クラック）がしば
しば発生し、半導体装置の製造工程において支障をきた
す。さらに、シリコン窒化膜は、電気的なトラップ密度
の高い絶縁膜であるため、チャージアップを惹き起こし
半導体装置の動作にも悪影響を及ぼしてしまう。また、
このシリコン窒化膜は水素ガスの透過を阻止力が高い。
このため、半導体装置の動作の安定化に必須となる水素
ガスによるアニールが不十分になる。そして、半導体装
置の信頼性および歩留りの低下につながる。
縁膜エッチング防止層（ストッパ膜）に、シリコン窒化
膜を用いた場合、シリコン窒化膜の応力が大きい為に、
層間絶縁膜、シリコン窒化膜に割れ（クラック）がしば
しば発生し、半導体装置の製造工程において支障をきた
す。さらに、シリコン窒化膜は、電気的なトラップ密度
の高い絶縁膜であるため、チャージアップを惹き起こし
半導体装置の動作にも悪影響を及ぼしてしまう。また、
このシリコン窒化膜は水素ガスの透過を阻止力が高い。
このため、半導体装置の動作の安定化に必須となる水素
ガスによるアニールが不十分になる。そして、半導体装
置の信頼性および歩留りの低下につながる。
【００１６】このためにシリコン窒化膜を薄くする方法
も考えられるが、シリコン酸化膜との選択比が１００倍
程度であるため、数１０ｎｍ以上の膜厚が必要になって
しまい、前述した影響を低減する程の薄膜化は難しい。
も考えられるが、シリコン酸化膜との選択比が１００倍
程度であるため、数１０ｎｍ以上の膜厚が必要になって
しまい、前述した影響を低減する程の薄膜化は難しい。
【００１７】本発明の目的は、スタック型のキャパシタ
形成工程における上述のような欠点を解決するため、不
純物を含むシリコン酸化膜を選択的に除去する方法を提
供することにある。
形成工程における上述のような欠点を解決するため、不
純物を含むシリコン酸化膜を選択的に除去する方法を提
供することにある。
【００１８】さらに、本発明の他の目的は、半導体装置
の形成工程に支障をきたす層間膜エッチング防止のシリ
コン窒化膜を用いずにフィン構造やシリンダ構造のスタ
ック型のキャパシタ電極を形成する方法を提供すること
にある。
の形成工程に支障をきたす層間膜エッチング防止のシリ
コン窒化膜を用いずにフィン構造やシリンダ構造のスタ
ック型のキャパシタ電極を形成する方法を提供すること
にある。
【００１９】
【課題を解決するための手段】このために本発明では、
半導体記憶装置の情報蓄積電極と対向電極と容量絶縁膜
とで構成されるスタック型のキャパシタ形成工程におい
て、前記情報蓄積電極の形状加工に用いるシリコン酸化
膜に不純物を添加し、燐酸、硫酸、硝酸又はこれらの混
合溶液を含む化学薬液、あるいはアンモニア水溶液と過
酸化水素水の混合溶液である化学薬液によるエッチング
で前記シリコン酸化膜を選択的に除去する。
半導体記憶装置の情報蓄積電極と対向電極と容量絶縁膜
とで構成されるスタック型のキャパシタ形成工程におい
て、前記情報蓄積電極の形状加工に用いるシリコン酸化
膜に不純物を添加し、燐酸、硫酸、硝酸又はこれらの混
合溶液を含む化学薬液、あるいはアンモニア水溶液と過
酸化水素水の混合溶液である化学薬液によるエッチング
で前記シリコン酸化膜を選択的に除去する。
【００２０】ここで、前記スタック型のキャパシタの前
記情報蓄積電極下部に形成する層間絶縁膜として前記不
純物を含まないシリコン酸化膜を用いる。
記情報蓄積電極下部に形成する層間絶縁膜として前記不
純物を含まないシリコン酸化膜を用いる。
【００２１】あるいは、前記不純物を含んだシリコン酸
化膜は、ボロンまたはリンを含むシリケートガラスある
いはボロンおよびリンを含むシリケートガラスである。
化膜は、ボロンまたはリンを含むシリケートガラスある
いはボロンおよびリンを含むシリケートガラスである。
【００２２】あるいは、前記スタック型のキャパシタ
は、シリンダ構造またはフィン構造である。
は、シリンダ構造またはフィン構造である。
【００２３】あるいは、前記層間絶縁膜上に前記不純物
を含むシリコン酸化膜を積層して堆積させ、前記不純物
を含むシリコン酸化膜上に前記情報蓄積電極を形成す
る。
を含むシリコン酸化膜を積層して堆積させ、前記不純物
を含むシリコン酸化膜上に前記情報蓄積電極を形成す
る。
【００２４】あるいは、前記情報蓄積電極の材料は、リ
ンあるいはヒ素を含むシリコン薄膜である。
ンあるいはヒ素を含むシリコン薄膜である。
【００２５】ここで、前記化学薬液によるエッチングで
不純物を含むシリコン酸化膜を選択的に除去した後、前
記情報蓄積電極にリンあるいはヒ素不純物を導入する。
不純物を含むシリコン酸化膜を選択的に除去した後、前
記情報蓄積電極にリンあるいはヒ素不純物を導入する。
【００２６】あるいは、前記対向電極の材料に、リンあ
るいはヒ素不純物を含有するシリコン薄膜を用いる。
るいはヒ素不純物を含有するシリコン薄膜を用いる。
【００２７】
【実施例】本発明によりＤＲＡＭのメモリセルをシリン
ダ構造のスタック型キャパシタで形成する場合の一実施
例について、以下に図面を参照して説明する。図１乃至
図６は、第１の実施例の工程要所に於ける半導体装置の
要部断面を模式的に示した図である。
ダ構造のスタック型キャパシタで形成する場合の一実施
例について、以下に図面を参照して説明する。図１乃至
図６は、第１の実施例の工程要所に於ける半導体装置の
要部断面を模式的に示した図である。
【００２８】図１に示すように、先ず、ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）等、通常の素子分離方法によりシリコン基板１上に
非活性領域であるフィールド酸化膜２を形成し、それら
により取り囲まれる素子活性領域を形成する。
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）等、通常の素子分離方法によりシリコン基板１上に
非活性領域であるフィールド酸化膜２を形成し、それら
により取り囲まれる素子活性領域を形成する。
【００２９】次に、素子活性領域上にゲート電極３、容
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６として公知の化学気相成
長（ＣＶＤ）法によるＨＴＯ膜（Ｈｉｇｈ Ｔｅｍｐｅ
ｒａｔｕｒｅＯｘｉｄｅ）とＢＰＳＧ膜（ボロンガラス
とリンガラスを含有するシリケートガラス）を順に成膜
し、７５０〜９００℃でアニールを行い、リフローさせ
て平坦性を高める。
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６として公知の化学気相成
長（ＣＶＤ）法によるＨＴＯ膜（Ｈｉｇｈ Ｔｅｍｐｅ
ｒａｔｕｒｅＯｘｉｄｅ）とＢＰＳＧ膜（ボロンガラス
とリンガラスを含有するシリケートガラス）を順に成膜
し、７５０〜９００℃でアニールを行い、リフローさせ
て平坦性を高める。
【００３０】次に、前記ＭＯＳトランジスタのビット線
用拡散層５上にコンタクト孔を開口し、このコンタクト
孔にタングステン、窒化チタン、タングステンシリサイ
ド等の導電体材を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、既知の写真蝕刻工程によりパターニングして、ビ
ット線７’を形成する。
用拡散層５上にコンタクト孔を開口し、このコンタクト
孔にタングステン、窒化チタン、タングステンシリサイ
ド等の導電体材を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、既知の写真蝕刻工程によりパターニングして、ビ
ット線７’を形成する。
【００３１】次に、このビット線７’を被覆する層間絶
縁膜６としてシリコン酸化膜をＣＶＤ法により成膜し、
このシリコン酸化膜を化学的機械研磨（ＣＭＰ）法で平
坦化する。
縁膜６としてシリコン酸化膜をＣＶＤ法により成膜し、
このシリコン酸化膜を化学的機械研磨（ＣＭＰ）法で平
坦化する。
【００３２】次に、前記ＭＯＳトランジスタの容量用拡
散層４上に既知の写真蝕刻工程を用いてコンタクト孔を
開口し、続いてホスフィン（ＰＨ3 ）とシラン（ＳｉＨ
4 ）又はジシラン（Ｓｉ2 Ｈ6 ）からなるガス系より既
知の減圧ＣＶＤ法により、不純物としてリン（Ｐ）を
１．５×１０20原子／ｃｍ3 の濃度で含むアモルファス
状の第１シリコン膜８を１００〜３００ｎｍの膜厚に成
膜する。
散層４上に既知の写真蝕刻工程を用いてコンタクト孔を
開口し、続いてホスフィン（ＰＨ3 ）とシラン（ＳｉＨ
4 ）又はジシラン（Ｓｉ2 Ｈ6 ）からなるガス系より既
知の減圧ＣＶＤ法により、不純物としてリン（Ｐ）を
１．５×１０20原子／ｃｍ3 の濃度で含むアモルファス
状の第１シリコン膜８を１００〜３００ｎｍの膜厚に成
膜する。
【００３３】次に、常圧ＣＶＤ法によりスペーサ膜９と
してＢＰＳＧ膜を膜厚３００〜６００ｎｍで設定して成
膜する。ここで、このＢＰＳＧ膜に含まれるボロン不純
物の濃度は１２モル％、リン不純物の濃度は５モル％に
設定される。
してＢＰＳＧ膜を膜厚３００〜６００ｎｍで設定して成
膜する。ここで、このＢＰＳＧ膜に含まれるボロン不純
物の濃度は１２モル％、リン不純物の濃度は５モル％に
設定される。
【００３４】次に、図２に示すように、公知のフォトリ
ソグラフィ技術とドライエッチング技術でスペーサ膜９
と第１シリコン膜８とを所定の形状に加工する。
ソグラフィ技術とドライエッチング技術でスペーサ膜９
と第１シリコン膜８とを所定の形状に加工する。
【００３５】次に、図３に示すように、層間絶縁膜６、
第１シリコン膜８およびスペーサ膜９を被覆する第２シ
リコン膜１０を堆積させる。ここで、この第２シリコン
膜１０は、第１シリコン膜８の成膜の方法と同様にして
形成され、その膜厚は１００ｎｍ程度に設定される。
第１シリコン膜８およびスペーサ膜９を被覆する第２シ
リコン膜１０を堆積させる。ここで、この第２シリコン
膜１０は、第１シリコン膜８の成膜の方法と同様にして
形成され、その膜厚は１００ｎｍ程度に設定される。
【００３６】次に、図４に示すように、異方性のドライ
エッチングにより、第２シリコン膜１０を、パターング
されたスペーサ膜９と第１シリコン膜８の周囲に、サイ
ドウォール状に残してエッチングする。そして、層間絶
縁膜６の表面を露出させる。ここで、異方性のドライエ
ッチングの反応ガスとして塩素（Ｃｌ2 ）、酸素
（Ｏ2 ）と臭化水素（ＨＢｒ）の混合ガスが用いられ
る。
エッチングにより、第２シリコン膜１０を、パターング
されたスペーサ膜９と第１シリコン膜８の周囲に、サイ
ドウォール状に残してエッチングする。そして、層間絶
縁膜６の表面を露出させる。ここで、異方性のドライエ
ッチングの反応ガスとして塩素（Ｃｌ2 ）、酸素
（Ｏ2 ）と臭化水素（ＨＢｒ）の混合ガスが用いられ
る。
【００３７】次に、１６０℃に加熱した濃度が８５％の
燐酸の水溶液に４０分間浸漬して、スペーサ膜９を選択
的にエッチング除去する。このようにして、図５に示す
ようにシリンダ型の情報蓄積電極を形成する。ここで、
情報蓄積電極は容量用拡散層４に電気接続する第１シリ
コン膜８とこの第１シリコン膜８に電気接続する第２シ
リコン膜１０とで構成される。
燐酸の水溶液に４０分間浸漬して、スペーサ膜９を選択
的にエッチング除去する。このようにして、図５に示す
ようにシリンダ型の情報蓄積電極を形成する。ここで、
情報蓄積電極は容量用拡散層４に電気接続する第１シリ
コン膜８とこの第１シリコン膜８に電気接続する第２シ
リコン膜１０とで構成される。
【００３８】ここで、スペーサ膜９であるＢＰＳＧ膜の
エッチング速度を測定したところ、約１５ｎｍ／ｍｉｎ
である。そして、この時の層間絶縁膜６のエッチングお
よび第１シリコン膜８と第２シリコン膜１０のエッチン
グはほとんど進行しない。
エッチング速度を測定したところ、約１５ｎｍ／ｍｉｎ
である。そして、この時の層間絶縁膜６のエッチングお
よび第１シリコン膜８と第２シリコン膜１０のエッチン
グはほとんど進行しない。
【００３９】次に、第１シリコン膜８および第２シリコ
ン膜１０の表面に存在する自然酸化膜を希弗酸溶液で除
去し、自然酸化膜の再成長を抑止する為にアンモニアガ
ス雰囲気中、９００℃程度の温度で急速熱窒化を行なっ
た後、図６に示すように、公知の減圧ＣＶＤ法によりシ
リコン窒化膜を５０ｎｍ程度の膜厚に成膜し、さらに８
００℃の水蒸気雰囲気で熱酸化を行ない、ＳｉＯ2 ／Ｓ
ｉ3 Ｎ4 構造の誘電体膜１１を形成する。
ン膜１０の表面に存在する自然酸化膜を希弗酸溶液で除
去し、自然酸化膜の再成長を抑止する為にアンモニアガ
ス雰囲気中、９００℃程度の温度で急速熱窒化を行なっ
た後、図６に示すように、公知の減圧ＣＶＤ法によりシ
リコン窒化膜を５０ｎｍ程度の膜厚に成膜し、さらに８
００℃の水蒸気雰囲気で熱酸化を行ない、ＳｉＯ2 ／Ｓ
ｉ3 Ｎ4 構造の誘電体膜１１を形成する。
【００４０】続いて、上部電極１２として膜厚１５０ｎ
ｍのポリシリコン膜を成膜し、その後、温度が８００℃
程度の公知の熱拡散でリン不純物を上部電極１２に導入
する。この時に第１シリコン膜８と第２シリコン膜１０
は多結晶化する。
ｍのポリシリコン膜を成膜し、その後、温度が８００℃
程度の公知の熱拡散でリン不純物を上部電極１２に導入
する。この時に第１シリコン膜８と第２シリコン膜１０
は多結晶化する。
【００４１】このようにして、シリコン基板１表面のフ
イールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる第１シリコン膜８と第２シリコン膜１０、
ビット線用拡散層５にビット線コンタクトプラグ７を介
して電気接続するビット線７’が形成される。ここで、
第１シリコン膜８は、層間絶縁膜６に形成されるコンタ
クト孔に埋設され、層間絶縁膜６の表面を被覆して形成
される。そして、情報蓄積電極の対向電極である上部電
極１２と容量絶縁膜１１とともにシリンダ構造のスタッ
ク型のキャパシタを構成する。
イールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる第１シリコン膜８と第２シリコン膜１０、
ビット線用拡散層５にビット線コンタクトプラグ７を介
して電気接続するビット線７’が形成される。ここで、
第１シリコン膜８は、層間絶縁膜６に形成されるコンタ
クト孔に埋設され、層間絶縁膜６の表面を被覆して形成
される。そして、情報蓄積電極の対向電極である上部電
極１２と容量絶縁膜１１とともにシリンダ構造のスタッ
ク型のキャパシタを構成する。
【００４２】なお、本実施例では、第１シリコン膜８と
第２シリコン膜１０に含まれる不純物をこれらの成膜と
同時にドープしているが、ノンドープのシリコン膜で情
報蓄積電極を形成後に、リン不純物を熱拡散し、情報蓄
積電極に不純物を導入するようにしてもよい。
第２シリコン膜１０に含まれる不純物をこれらの成膜と
同時にドープしているが、ノンドープのシリコン膜で情
報蓄積電極を形成後に、リン不純物を熱拡散し、情報蓄
積電極に不純物を導入するようにしてもよい。
【００４３】また、本実施例では、上部電極１２をノン
ドープのポリシリコン膜を堆積した後、リンを熱拡散さ
せているが、前述の情報蓄積電極の形成方法と同様にし
て、成膜と同時にリン不純物をドープしても良い。
ドープのポリシリコン膜を堆積した後、リンを熱拡散さ
せているが、前述の情報蓄積電極の形成方法と同様にし
て、成膜と同時にリン不純物をドープしても良い。
【００４４】また、本実施例では、層間絶縁膜６を形成
した後にコンタクト孔を開口し、第１シリコン膜８を形
成しているが、層間絶縁膜６の上にスペーサ膜を形成し
てからコンタクト孔を開口し、次に第１シリコン膜８を
形成すれば、前述の化学薬液によるスペーサ膜の選択的
エッチング後、層間絶縁膜６と第１シリコン膜８との間
にギャップが形成されるようになる。このようにすれ
ば、第１シリコン膜８の下面も情報蓄積電極の表面とし
て有効に活用できるようになる。
した後にコンタクト孔を開口し、第１シリコン膜８を形
成しているが、層間絶縁膜６の上にスペーサ膜を形成し
てからコンタクト孔を開口し、次に第１シリコン膜８を
形成すれば、前述の化学薬液によるスペーサ膜の選択的
エッチング後、層間絶縁膜６と第１シリコン膜８との間
にギャップが形成されるようになる。このようにすれ
ば、第１シリコン膜８の下面も情報蓄積電極の表面とし
て有効に活用できるようになる。
【００４５】本実施例のスペーサ膜に使用するＢＰＳＧ
膜の化学薬液によるエッチング速度は、ＢＰＳＧ膜中の
不純物の濃度が増加するとともに増大する。このため
に、不純物濃度を増加させることが好ましい。しかし、
不純物濃度が増加し過ぎると膜質が低下するので適当な
濃度範囲になるように設定する必要がある。
膜の化学薬液によるエッチング速度は、ＢＰＳＧ膜中の
不純物の濃度が増加するとともに増大する。このため
に、不純物濃度を増加させることが好ましい。しかし、
不純物濃度が増加し過ぎると膜質が低下するので適当な
濃度範囲になるように設定する必要がある。
【００４６】このスペーサ膜としてシリコン窒化膜、Ｐ
ＳＧ膜（リンガラス）あるいはＢＳＧ膜（ボロンガラ
ス）を用いてもよい。ＰＳＧ膜の場合のリン不純物の濃
度は１０〜１５モル％に設定される。また、ＢＳＧ膜の
場合では、ボロン不純物の濃度は５〜２０モル％に設定
される。
ＳＧ膜（リンガラス）あるいはＢＳＧ膜（ボロンガラ
ス）を用いてもよい。ＰＳＧ膜の場合のリン不純物の濃
度は１０〜１５モル％に設定される。また、ＢＳＧ膜の
場合では、ボロン不純物の濃度は５〜２０モル％に設定
される。
【００４７】また、化学薬液として加熱した燐酸の溶液
を用いる場合について説明したが、この化学薬液として
は強い酸化性を示す化学薬液であればよい。例えば、硫
酸の溶液、硝酸の溶液あるいはこれらの混合溶液であれ
は使用することが可能である。さらには、この化学薬液
としてアンモニア水溶液と過酸化水素水の混合溶液であ
ってもよいことを確認している。
を用いる場合について説明したが、この化学薬液として
は強い酸化性を示す化学薬液であればよい。例えば、硫
酸の溶液、硝酸の溶液あるいはこれらの混合溶液であれ
は使用することが可能である。さらには、この化学薬液
としてアンモニア水溶液と過酸化水素水の混合溶液であ
ってもよいことを確認している。
【００４８】次に、本発明の第２の実施例を図７乃至図
１１に基づいて説明する。本実施例をフィン構造のスタ
ック型のキャパシタの形成に適用する場合である。ここ
で、図７乃至図１１は製造工程の要所に於ける半導体装
置の要部断面を模式的に示した図である。
１１に基づいて説明する。本実施例をフィン構造のスタ
ック型のキャパシタの形成に適用する場合である。ここ
で、図７乃至図１１は製造工程の要所に於ける半導体装
置の要部断面を模式的に示した図である。
【００４９】第２の実施例の工程は、図７に示す層間絶
縁膜６の形成工程までは、第１の実施例と同様である。
すなわち、図７に示すように、先ず、シリコン基板１上
に非活性領域であるフィールド酸化膜２を形成し、それ
らにより取り囲まれる素子活性領域を形成する。
縁膜６の形成工程までは、第１の実施例と同様である。
すなわち、図７に示すように、先ず、シリコン基板１上
に非活性領域であるフィールド酸化膜２を形成し、それ
らにより取り囲まれる素子活性領域を形成する。
【００５０】次に、素子活性領域上にゲート電極３、容
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６として公知のＣＶＤ法に
よるシリコン酸化膜を成膜する。そして、ＣＭＰ法で平
坦化する。
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６として公知のＣＶＤ法に
よるシリコン酸化膜を成膜する。そして、ＣＭＰ法で平
坦化する。
【００５１】次に、前述のＭＯＳトランジスタのビット
線用拡散層５上にコンタクト孔を開口し、このコンタク
ト孔にタングステン、窒化チタン、タングステンシリサ
イド等の導電体材を埋設しビット線コンタクトプラグ７
を形成する。そして、タングステン等の導電体膜を堆積
した後、ドライエッチングでパターニングして、ビット
線７’を形成する。
線用拡散層５上にコンタクト孔を開口し、このコンタク
ト孔にタングステン、窒化チタン、タングステンシリサ
イド等の導電体材を埋設しビット線コンタクトプラグ７
を形成する。そして、タングステン等の導電体膜を堆積
した後、ドライエッチングでパターニングして、ビット
線７’を形成する。
【００５２】次に、このビット線７’を被覆する層間絶
縁膜６としてシリコン酸化膜をＣＶＤ法により成膜し、
このシリコン酸化膜をＣＭＰ法で平坦化する。そして、
この層間絶縁膜６上にスペーサ膜９と第１シリコン膜８
を交互に積層して堆積させる。ここで、スペーサ膜９は
膜厚が５０〜１５０ｎｍのＢＳＧ膜であり、このＢＳＧ
膜中に含有されるボロン不純物の濃度は１５モル％程度
に設定される。また、第１シリコン膜８は第１の実施例
で説明したリン不純物を含有するアモルファス状のシリ
コン膜であり、その膜厚は１５０〜２００ｎｍに設定さ
れる。
縁膜６としてシリコン酸化膜をＣＶＤ法により成膜し、
このシリコン酸化膜をＣＭＰ法で平坦化する。そして、
この層間絶縁膜６上にスペーサ膜９と第１シリコン膜８
を交互に積層して堆積させる。ここで、スペーサ膜９は
膜厚が５０〜１５０ｎｍのＢＳＧ膜であり、このＢＳＧ
膜中に含有されるボロン不純物の濃度は１５モル％程度
に設定される。また、第１シリコン膜８は第１の実施例
で説明したリン不純物を含有するアモルファス状のシリ
コン膜であり、その膜厚は１５０〜２００ｎｍに設定さ
れる。
【００５３】次に、容量用拡散層４上にドライエッチン
グでコンタクト孔を開口し、図８に示すように、第２シ
リコン膜１０を堆積させる。この第２シリコン膜の形成
方法は第１の実施例で説明したのと同様である。次に、
図９に示すようにドライエッチグでスペーサ膜９、第１
シリコン膜８および第２シリコン膜１０を所定の形状に
加工する。
グでコンタクト孔を開口し、図８に示すように、第２シ
リコン膜１０を堆積させる。この第２シリコン膜の形成
方法は第１の実施例で説明したのと同様である。次に、
図９に示すようにドライエッチグでスペーサ膜９、第１
シリコン膜８および第２シリコン膜１０を所定の形状に
加工する。
【００５４】次に、１２０〜１４０℃に加熱した濃度が
約９０％の濃硫酸に１２０分間浸漬して、スペーサ膜９
を選択的にエッチング除去する。このようにして、図１
０に示すように３枚のフィンを有するフィン型の情報蓄
積電極を形成する。この情報蓄積電極は前述した第１シ
リコン膜８と第２シリコン膜１０とで構成される。
約９０％の濃硫酸に１２０分間浸漬して、スペーサ膜９
を選択的にエッチング除去する。このようにして、図１
０に示すように３枚のフィンを有するフィン型の情報蓄
積電極を形成する。この情報蓄積電極は前述した第１シ
リコン膜８と第２シリコン膜１０とで構成される。
【００５５】ここで、この化学薬液によるエッチングで
は、濃硫酸の温度が１４０℃の場合に、スペーサ膜９の
エッチング速度は約９ｎｍ／ｍｉｎである。シリコン膜
はほとんどエッチングされないが、層間絶縁膜６を構成
するシリコン酸化膜のエッチング速度は０．３ｎｍ程度
になる。この１２０分間の処理で層間絶縁膜６は３０〜
４０ｎｍ程度エッチングされるが問題は生じない。
は、濃硫酸の温度が１４０℃の場合に、スペーサ膜９の
エッチング速度は約９ｎｍ／ｍｉｎである。シリコン膜
はほとんどエッチングされないが、層間絶縁膜６を構成
するシリコン酸化膜のエッチング速度は０．３ｎｍ程度
になる。この１２０分間の処理で層間絶縁膜６は３０〜
４０ｎｍ程度エッチングされるが問題は生じない。
【００５６】次に、第１の実施例で説明したように、第
１シリコン膜８および第２シリコン膜１０の表面に存在
する自然酸化膜を希弗酸溶液で除去し、自然酸化膜の再
成長を抑止する為にアンモニアガス雰囲気中、９００℃
程度の温度で急速熱窒化を行なった後、図１１に示すよ
うに、公知の減圧ＣＶＤ法によりシリコン窒化膜を７０
ｎｍ程度の膜厚に成膜し、さらに８００℃の水蒸気雰囲
気で熱酸化を行ない、ＳｉＯ2 ／Ｓｉ3 Ｎ4 構造の誘電
体膜１１を形成する。この熱酸化の工程で、前述の第１
シリコン膜８と第２シリコン膜１０は多結晶化する。
１シリコン膜８および第２シリコン膜１０の表面に存在
する自然酸化膜を希弗酸溶液で除去し、自然酸化膜の再
成長を抑止する為にアンモニアガス雰囲気中、９００℃
程度の温度で急速熱窒化を行なった後、図１１に示すよ
うに、公知の減圧ＣＶＤ法によりシリコン窒化膜を７０
ｎｍ程度の膜厚に成膜し、さらに８００℃の水蒸気雰囲
気で熱酸化を行ない、ＳｉＯ2 ／Ｓｉ3 Ｎ4 構造の誘電
体膜１１を形成する。この熱酸化の工程で、前述の第１
シリコン膜８と第２シリコン膜１０は多結晶化する。
【００５７】続いて、上部電極１２として膜厚１５０ｎ
ｍのポリシリコン膜を成膜し、その後、公知の熱拡散で
リン不純物を上部電極１２に導入する。
ｍのポリシリコン膜を成膜し、その後、公知の熱拡散で
リン不純物を上部電極１２に導入する。
【００５８】このようにして、シリコン基板１表面のフ
イールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる第１シリコン膜８と第２シリコン膜１０、
ビット線用拡散層５にビット線コンタクトプラグ７を介
して電気接続するビット線７’が形成される。ここで、
第１シリコン膜８は、層間絶縁膜６に形成されるコンタ
クト孔に埋設される。そして、情報蓄積電極の対向電極
である上部電極１２と容量絶縁膜１１とともにフィン構
造のスタック型のキャパシタを構成するようになる。
イールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる第１シリコン膜８と第２シリコン膜１０、
ビット線用拡散層５にビット線コンタクトプラグ７を介
して電気接続するビット線７’が形成される。ここで、
第１シリコン膜８は、層間絶縁膜６に形成されるコンタ
クト孔に埋設される。そして、情報蓄積電極の対向電極
である上部電極１２と容量絶縁膜１１とともにフィン構
造のスタック型のキャパシタを構成するようになる。
【００５９】本実施例では、３枚のフィンであるが３枚
以上あるいは３枚以下のフィン構造も同様に形成でき
る。また、この場合には、第１シリコン膜あるいは第２
シリコン膜１０を不純物を含有するポリシリコンで形成
してもよい。
以上あるいは３枚以下のフィン構造も同様に形成でき
る。また、この場合には、第１シリコン膜あるいは第２
シリコン膜１０を不純物を含有するポリシリコンで形成
してもよい。
【００６０】また、本実施例ではスペーサ膜にＢＳＧ膜
を使用する場合について説明したが、このスペーサ膜と
してＢＰＳＧ膜あるいはＰＳＧ膜を用いても同様の効果
が生じる。さらに、エッチング用の化学薬液として燐酸
溶液あるいはアンモニア水溶液と過酸化水素水の混合溶
液を用いてもよいことに言及しておく。
を使用する場合について説明したが、このスペーサ膜と
してＢＰＳＧ膜あるいはＰＳＧ膜を用いても同様の効果
が生じる。さらに、エッチング用の化学薬液として燐酸
溶液あるいはアンモニア水溶液と過酸化水素水の混合溶
液を用いてもよいことに言及しておく。
【００６１】以上の実施例では、シリンダ構造とフィン
構造のスタック型のキャパシタの形成について説明した
が、これ以外の構造のキャパシタも本発明の化学薬液と
スペーサ膜を利用して形成できることにも触れておく。
構造のスタック型のキャパシタの形成について説明した
が、これ以外の構造のキャパシタも本発明の化学薬液と
スペーサ膜を利用して形成できることにも触れておく。
【００６２】また、層間絶縁膜としてシリコン酸化膜を
用いる場合について説明したが、シリコン酸化膜に過剰
のシリコン原子を含有する絶縁膜でもよいことにも触れ
ておく。
用いる場合について説明したが、シリコン酸化膜に過剰
のシリコン原子を含有する絶縁膜でもよいことにも触れ
ておく。
【００６３】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、立体構造の蓄積電極を形成する際、層間絶縁膜エッ
チング防止層として従来用いられていたシリコン窒化膜
を用いる必要がなくなり、シリコン窒化膜の使用に伴う
クラックの発生や、素子分離特性の劣化を防でき、信頼
性や、歩留りが向上するという効果がある。
ば、立体構造の蓄積電極を形成する際、層間絶縁膜エッ
チング防止層として従来用いられていたシリコン窒化膜
を用いる必要がなくなり、シリコン窒化膜の使用に伴う
クラックの発生や、素子分離特性の劣化を防でき、信頼
性や、歩留りが向上するという効果がある。
【００６４】また、本発明においてエッチング用の化学
薬液として用いられている燐酸や、硫酸は、半導体装置
の製造工程ですでに広く一般的に使用されているものな
ので、新規製造装置を新たに開発してラインへ導入する
必要がなく、最小限のコストで、実施できるという効果
がある。
薬液として用いられている燐酸や、硫酸は、半導体装置
の製造工程ですでに広く一般的に使用されているものな
ので、新規製造装置を新たに開発してラインへ導入する
必要がなく、最小限のコストで、実施できるという効果
がある。
【００６５】さらに本発明の半導体装置の製造方法は、
エッチングの選択比が急激に劣化することがないので、
弗化水素水でのエッチングによる方法に比べ、プロセス
の再現性と安定性に優れるという効果もある。
エッチングの選択比が急激に劣化することがないので、
弗化水素水でのエッチングによる方法に比べ、プロセス
の再現性と安定性に優れるという効果もある。
【図１】本発明の一実施例を説明するための断面図であ
る。
る。
【図２】本発明の一実施例を説明するための断面図であ
る。
る。
【図３】本発明の一実施例を説明するための断面図であ
る。
る。
【図４】本発明の一実施例を説明するための断面図であ
る。
る。
【図５】本発明の一実施例を説明するための断面図であ
る。
る。
【図６】本発明の一実施例を説明するための断面図であ
る。
る。
【図７】本発明の別の実施例を説明するための断面図で
ある。
ある。
【図８】本発明の別の実施例を説明するための断面図で
ある。
ある。
【図９】本発明の別の実施例を説明するための断面図で
ある。
ある。
【図１０】本発明の別の実施例を説明するための断面図
である。
である。
【図１１】本発明の別の実施例を説明するための断面図
である。
である。
【図１２】従来の技術を説明するための断面図である。
【図１３】従来の技術を説明するための断面図である。
１，２１ シリコン基板 ２，２２ フィールド酸化膜 ３，２３ ゲート電極 ３’，２３’ ワード線 ４，２４ 容量用拡散層 ５，２５ ビット線用拡散層 ６，２６ 層間絶縁膜 ７，２７ ビット線コンタクトプラグ ７’，２７’ ビット線 ８，２９ 第１シリコン膜 ９，３０ スペーサ膜 １０，３１ 第２シリコン膜 １１ 容量絶縁膜 １２ 上部電極 ２８ ストッパ膜
Claims (8)
- 【請求項１】 半導体記憶装置の情報蓄積電極と対向電
極と容量絶縁膜とで構成されるスタック型のキャパシタ
形成工程において、前記情報蓄積電極の形状加工に用い
るシリコン酸化膜に不純物を添加し、燐酸、硫酸、硝酸
又はこれらの混合溶液を含む化学薬液、あるいはアンモ
ニア水溶液と過酸化水素水の混合溶液である化学薬液に
よるエッチングで前記不純物を添加したシリコン酸化膜
を選択的に除去することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記スタック型のキャパシタの前記情報
蓄積電極下部に形成する層間絶縁膜として前記不純物を
含まないシリコン酸化膜を用いることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 前記不純物を含んだシリコン酸化膜は、
ボロンまたはリンを含むシリケートガラスあるいはボロ
ンおよびリンを含むシリケートガラスであることを特徴
とする請求項１または請求項２記載の半導体装置の製造
方法。 - 【請求項４】 前記スタック型のキャパシタは、シリン
ダ構造またはフィン構造であることを特徴とする請求項
１、請求項２または請求項３記載の半導体装置の製造方
法。 - 【請求項５】 前記層間絶縁膜上に前記不純物を含むシ
リコン酸化膜を積層して堆積させ、前記不純物を含むシ
リコン酸化膜上に前記情報蓄積電極を形成することを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記情報蓄積電極の材料は、リンあるい
はヒ素不純物を含むシリコン薄膜であることを特徴とす
る請求項４または請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記化学薬液によるエッチングで前記不
純物を含むシリコン酸化膜を選択的に除去した後、前記
情報蓄積電極にリンあるいはヒ素不純物を導入すること
を特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記対向電極の材料は、リンあるいはヒ
素不純物を含有するシリコン薄膜であることを特徴とす
る請求項６記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103760A JP2820065B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
| EP96106454A EP0740339B1 (en) | 1995-04-27 | 1996-04-24 | Method of forming a capacitor electrode of a semiconductor memory device |
| DE69626881T DE69626881D1 (de) | 1995-04-27 | 1996-04-24 | Verfahren zum Herstellen einer Kondensatorelektrode einer Halbleiterspeicheranordnung |
| US08/637,038 US6300186B1 (en) | 1995-04-27 | 1996-04-24 | Method of measuring semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103760A JP2820065B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306876A true JPH08306876A (ja) | 1996-11-22 |
| JP2820065B2 JP2820065B2 (ja) | 1998-11-05 |
Family
ID=14362480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103760A Expired - Fee Related JP2820065B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6300186B1 (ja) |
| EP (1) | EP0740339B1 (ja) |
| JP (1) | JP2820065B2 (ja) |
| DE (1) | DE69626881D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100236069B1 (ko) * | 1996-12-26 | 1999-12-15 | 김영환 | 캐패시터 및 그 제조방법 |
| KR100466982B1 (ko) * | 2002-03-11 | 2005-01-24 | 삼성전자주식회사 | 캐패시터를 갖는 반도체 장치 및 그 제조방법 |
| KR100532383B1 (ko) * | 1998-05-26 | 2006-01-27 | 삼성전자주식회사 | 고유전막을 사용하는 반도체장치의 커패시터 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2321776A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Method of fabricating a stacked capacitor |
| AT410043B (de) * | 1997-09-30 | 2003-01-27 | Sez Ag | Verfahren zum planarisieren von halbleitersubstraten |
| US6746877B1 (en) * | 2003-01-07 | 2004-06-08 | Infineon Ag | Encapsulation of ferroelectric capacitors |
| US7271058B2 (en) * | 2005-01-20 | 2007-09-18 | Infineon Technologies Ag | Storage capacitor and method of manufacturing a storage capacitor |
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| JPH06310670A (ja) * | 1993-04-22 | 1994-11-04 | Sanyo Electric Co Ltd | 半導体記憶装置の製造方法 |
| JPH077086A (ja) * | 1992-12-30 | 1995-01-10 | Hyundai Electron Ind Co Ltd | 半導体記憶装置の電荷保存電極製造方法 |
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| US3751314A (en) * | 1971-07-01 | 1973-08-07 | Bell Telephone Labor Inc | Silicon semiconductor device processing |
| JPS5539634A (en) | 1978-09-12 | 1980-03-19 | Matsushita Electronics Corp | Manufacture of semiconductor |
| JPS58204540A (ja) | 1982-05-22 | 1983-11-29 | Matsushita Electric Works Ltd | 半導体装置の製法 |
| JPS6130046A (ja) | 1984-07-23 | 1986-02-12 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH01270344A (ja) | 1988-04-22 | 1989-10-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| KR910010748A (ko) | 1989-11-30 | 1991-06-29 | 정몽헌 | 적층형 캐패시터 및 제조방법 |
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| JPH0629463A (ja) | 1992-07-10 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US5436186A (en) * | 1994-04-22 | 1995-07-25 | United Microelectronics Corporation | Process for fabricating a stacked capacitor |
| US5656536A (en) * | 1996-03-29 | 1997-08-12 | Vanguard International Semiconductor Corporation | Method of manufacturing a crown shaped capacitor with horizontal fins for high density DRAMs |
-
1995
- 1995-04-27 JP JP7103760A patent/JP2820065B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-24 DE DE69626881T patent/DE69626881D1/de not_active Expired - Lifetime
- 1996-04-24 US US08/637,038 patent/US6300186B1/en not_active Expired - Fee Related
- 1996-04-24 EP EP96106454A patent/EP0740339B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0740339B1 (en) | 2003-03-26 |
| EP0740339A3 (en) | 1998-07-29 |
| DE69626881D1 (de) | 2003-04-30 |
| JP2820065B2 (ja) | 1998-11-05 |
| US6300186B1 (en) | 2001-10-09 |
| EP0740339A2 (en) | 1996-10-30 |
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