JPH0786433A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0786433A JPH0786433A JP5231531A JP23153193A JPH0786433A JP H0786433 A JPH0786433 A JP H0786433A JP 5231531 A JP5231531 A JP 5231531A JP 23153193 A JP23153193 A JP 23153193A JP H0786433 A JPH0786433 A JP H0786433A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- storage electrode
- capacitor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、キャパシタ部を有する半導体装置
における、そのキャパシタ部のストレージ電極の形状と
製法に関するもので、高集積化、縮小に伴いキャパシタ
部の範囲が狭くなっても実効的な表面積を増し、十分な
セル容量を確保できるようにすることを目的とする。 【構成】 本発明は、Ｔ字型のストレージ電極６のひさ
し部分に孔６ａを形成し、その孔６ａの内壁にもキャパ
シタ絶縁膜７、セルプレート電極８を形成するようにし
たものである。
における、そのキャパシタ部のストレージ電極の形状と
製法に関するもので、高集積化、縮小に伴いキャパシタ
部の範囲が狭くなっても実効的な表面積を増し、十分な
セル容量を確保できるようにすることを目的とする。 【構成】 本発明は、Ｔ字型のストレージ電極６のひさ
し部分に孔６ａを形成し、その孔６ａの内壁にもキャパ
シタ絶縁膜７、セルプレート電極８を形成するようにし
たものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の中でも
特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）のメモリセルなどにおけるキャ
パシタ部のストレージ電極の形状とその製造方法に関す
るものである。
特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）のメモリセルなどにおけるキャ
パシタ部のストレージ電極の形状とその製造方法に関す
るものである。
【０００２】
【従来の技術】図３に従来のスタックト（積層）型メモ
リセルの製造工程を断面図で示し、以下に説明する。
リセルの製造工程を断面図で示し、以下に説明する。
【０００３】まず、図３（ａ）に示すように、シリコン
半導体基板（以下単に基板と称す）１上に、公知のＬＯ
ＣＯＳ法（選択酸化法）によりフィールド酸化膜２を形
成して素子分離を行なう。次に素子形成領域にトランジ
スタのゲートのゲート絶縁膜となる薄い酸化膜３ａを通
常の酸化法で形成し、その上にゲート電極となるポリシ
リコン３を形成し（一般にこのゲート電極３にはさらに
不純物を導入して導電性を高める）、所定の形状にホト
リソ（ホトリソグラフィ）・エッチング技術でパターニ
ングする。次いで、そのゲート電極３をマスクにして、
基板１の所定部分に不純物をイオン注入（以下インプラ
と称す）して、トランジスタのソース・ドレイン４を形
成する。ここまでは、本発明には直接関係しない工程で
ある。
半導体基板（以下単に基板と称す）１上に、公知のＬＯ
ＣＯＳ法（選択酸化法）によりフィールド酸化膜２を形
成して素子分離を行なう。次に素子形成領域にトランジ
スタのゲートのゲート絶縁膜となる薄い酸化膜３ａを通
常の酸化法で形成し、その上にゲート電極となるポリシ
リコン３を形成し（一般にこのゲート電極３にはさらに
不純物を導入して導電性を高める）、所定の形状にホト
リソ（ホトリソグラフィ）・エッチング技術でパターニ
ングする。次いで、そのゲート電極３をマスクにして、
基板１の所定部分に不純物をイオン注入（以下インプラ
と称す）して、トランジスタのソース・ドレイン４を形
成する。ここまでは、本発明には直接関係しない工程で
ある。
【０００４】次ぎに、図３（ｂ）に示すように、前記で
形成された構造の上全面にシリコン酸化膜（以下、単に
酸化膜と称す）５をＣＶＤ法（化学的気相成長法）など
で堆積させ、所定部分にホトリソ・エッチング技術でコ
ンタクトホール（セルコンタクトと称す）５ａを形成す
る。次いで、そのセルコンタクト５ａの側壁、底面を含
めて表面に導電性膜であるポリシリコン６をＣＶＤ法で
形成し、不純物をインプラして導電性を持たせる。次い
で、そのストレージ電極６の上にキャパシタ絶縁膜とな
るシリコン窒化膜（以下、単に窒化膜と称す）７をＬＰ
（低圧）ＣＶＤ法で形成し、その窒化膜７の上部を酸化
した（図示せず）後、セルプレート電極となるポリシリ
コン８をＣＶＤ法で形成し、不純物をインプラして導電
性を持たせる。そして、キャパシタ部としての所定形状
にホトリソ・エッチング技術でパターニングする。
形成された構造の上全面にシリコン酸化膜（以下、単に
酸化膜と称す）５をＣＶＤ法（化学的気相成長法）など
で堆積させ、所定部分にホトリソ・エッチング技術でコ
ンタクトホール（セルコンタクトと称す）５ａを形成す
る。次いで、そのセルコンタクト５ａの側壁、底面を含
めて表面に導電性膜であるポリシリコン６をＣＶＤ法で
形成し、不純物をインプラして導電性を持たせる。次い
で、そのストレージ電極６の上にキャパシタ絶縁膜とな
るシリコン窒化膜（以下、単に窒化膜と称す）７をＬＰ
（低圧）ＣＶＤ法で形成し、その窒化膜７の上部を酸化
した（図示せず）後、セルプレート電極となるポリシリ
コン８をＣＶＤ法で形成し、不純物をインプラして導電
性を持たせる。そして、キャパシタ部としての所定形状
にホトリソ・エッチング技術でパターニングする。
【０００５】次いで、図３（ｃ）に示すように、前記構
造の上に層間絶縁膜９（一般に酸化膜をＣＶＤ法などで
形成）、配線（一般にアルミニウムあるいはその合金を
スパッタ法などで形成）１０を形成してメモリセル部の
構造を得る。
造の上に層間絶縁膜９（一般に酸化膜をＣＶＤ法などで
形成）、配線（一般にアルミニウムあるいはその合金を
スパッタ法などで形成）１０を形成してメモリセル部の
構造を得る。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た従来の方法では、半導体装置の高集積化、縮小化に伴
いストレージ電極も当然縮小化する場合、十分なセル容
量（キャパシタ容量、Ｃｓ）が得られず、ホールドタイ
ム不良やソフトエラーが生じ、デバイス特性の劣化、歩
留まりの低下をきたす。
た従来の方法では、半導体装置の高集積化、縮小化に伴
いストレージ電極も当然縮小化する場合、十分なセル容
量（キャパシタ容量、Ｃｓ）が得られず、ホールドタイ
ム不良やソフトエラーが生じ、デバイス特性の劣化、歩
留まりの低下をきたす。
【０００７】本発明は、前記セル容量が十分確保できな
いという問題点を除去するため、ストレージ電極の形状
として孔を設けるようにして、その孔の内壁にもキャパ
シタ絶縁膜を形成するようにし、キャパシタとしての実
効面積を増すことにより、十分なセル容量を得られるよ
うにすることを目的とするものである。
いという問題点を除去するため、ストレージ電極の形状
として孔を設けるようにして、その孔の内壁にもキャパ
シタ絶縁膜を形成するようにし、キャパシタとしての実
効面積を増すことにより、十分なセル容量を得られるよ
うにすることを目的とするものである。
【０００８】
【課題を解決するための手段】この発明は、前述した目
的を達成するため、ストレージ電極の形状として複数の
孔を設け（実施例では、ストレージ電極を断面としてＴ
字型にし、そのひさし部分に孔が形成された形状として
いる）、その孔の内壁にもキャパシタ絶縁膜を形成する
ようにしたものである。
的を達成するため、ストレージ電極の形状として複数の
孔を設け（実施例では、ストレージ電極を断面としてＴ
字型にし、そのひさし部分に孔が形成された形状として
いる）、その孔の内壁にもキャパシタ絶縁膜を形成する
ようにしたものである。
【０００９】
【作用】本発明は、前述したように、ストレージ電極に
孔を設けるようにしたので、ストレージ電極ひいてはキ
ャパシタとしての面積が大きくなり、十分なセル容量が
確保できる。従って、装置が縮小されても良好なデバイ
ス特性の半導体装置を実現できる。
孔を設けるようにしたので、ストレージ電極ひいてはキ
ャパシタとしての面積が大きくなり、十分なセル容量が
確保できる。従って、装置が縮小されても良好なデバイ
ス特性の半導体装置を実現できる。
【００１０】
【実施例】図１ないし図２に本発明の実施例の製造工程
を主要部分の断面図で示し、以下に説明する。なお、従
来例の図３と同じ部分には同じ符号を付してある。
を主要部分の断面図で示し、以下に説明する。なお、従
来例の図３と同じ部分には同じ符号を付してある。
【００１１】図１（ａ）に示す、基板１上にフィールド
酸化膜２、ゲート酸化膜３ａ、ゲート電極３、ソース・
ドレイン４を形成するところまでは、従来例の図３
（ａ）と全く同じであり、また本発明には直接関係する
ところではないので、説明は割愛する。
酸化膜２、ゲート酸化膜３ａ、ゲート電極３、ソース・
ドレイン４を形成するところまでは、従来例の図３
（ａ）と全く同じであり、また本発明には直接関係する
ところではないので、説明は割愛する。
【００１２】この後、本実施例では図１（ａ）に示すよ
うに、前記構造の上に絶縁膜であるシリコン酸化膜（以
下、単に酸化膜と称す）５を３００〜５００ｎｍ、その
上にシリコン窒化膜（以下、単に窒化膜と称す）１１を
１０〜２０ｎｍ、さらにその上に酸化膜１２を４００〜
６００ｎｍ程度の厚さＣＶＤ法により順次形成する。つ
まり積層させる。
うに、前記構造の上に絶縁膜であるシリコン酸化膜（以
下、単に酸化膜と称す）５を３００〜５００ｎｍ、その
上にシリコン窒化膜（以下、単に窒化膜と称す）１１を
１０〜２０ｎｍ、さらにその上に酸化膜１２を４００〜
６００ｎｍ程度の厚さＣＶＤ法により順次形成する。つ
まり積層させる。
【００１３】次いで、その上にＬＰＣＶＤ法により、シ
ラン（ＳｉＨ4 ）ガスを用いてアモルファス状態からポ
リシリコンに変わる遷移温度（例えば５７０℃）でシリ
コン膜を３０〜５０ｎｍ厚さ形成すると、図１（ａ）に
示すように島状に孤立した粒径３０〜５０ｎｍの半球状
のシリコン膜１３が多数形成される。
ラン（ＳｉＨ4 ）ガスを用いてアモルファス状態からポ
リシリコンに変わる遷移温度（例えば５７０℃）でシリ
コン膜を３０〜５０ｎｍ厚さ形成すると、図１（ａ）に
示すように島状に孤立した粒径３０〜５０ｎｍの半球状
のシリコン膜１３が多数形成される。
【００１４】次いで、図１（ｂ）に示すように、島状の
前記シリコン膜１３をマスクにしてＲＩＥ（反応性イオ
ンエッチング）法により、前記酸化膜１２をエッチング
して溝（トレンチ）１２ａを形成する。このときのエッ
チングは、前記酸化膜１２の下部が１００〜３００ｎｍ
の厚さ残るように行なう。つまり前記溝１２ａは酸化膜
１２の途中まで形成するのである。なお、この溝１２ａ
によりできた凸部を１２ｂとする。
前記シリコン膜１３をマスクにしてＲＩＥ（反応性イオ
ンエッチング）法により、前記酸化膜１２をエッチング
して溝（トレンチ）１２ａを形成する。このときのエッ
チングは、前記酸化膜１２の下部が１００〜３００ｎｍ
の厚さ残るように行なう。つまり前記溝１２ａは酸化膜
１２の途中まで形成するのである。なお、この溝１２ａ
によりできた凸部を１２ｂとする。
【００１５】次いで、前記島状のシリコン膜１３をフッ
酸（ＨＦ）と硝酸（ＨＮＯ3 ）との混合液などで除去し
た後、図１（ｃ）に示すように、ホトリソ・エッチング
技術でセルコンタクト５ａを従来同様形成する。続い
て、全面に（勿論セルコンタクト５ａも埋まるように）
導電性膜であるポリシリコン膜６をＬＰＣＶＤ法により
４００〜６００ｎｍの厚さ堆積させる。そして、ＰＯＣ
ｌ3 を拡散源として不純物としてリンを注入して導電性
を高める。
酸（ＨＦ）と硝酸（ＨＮＯ3 ）との混合液などで除去し
た後、図１（ｃ）に示すように、ホトリソ・エッチング
技術でセルコンタクト５ａを従来同様形成する。続い
て、全面に（勿論セルコンタクト５ａも埋まるように）
導電性膜であるポリシリコン膜６をＬＰＣＶＤ法により
４００〜６００ｎｍの厚さ堆積させる。そして、ＰＯＣ
ｌ3 を拡散源として不純物としてリンを注入して導電性
を高める。
【００１６】次いで、図２（ｄ）に示すように、ＲＩＥ
法により前記ポリシリコン膜６を前記溝１２ａの深さよ
り薄くなるように全面エッチバックする。そして、ホト
リソ・エッチング技術により、ストレージ電極となる所
定形状にパターニングする。つまり、前記セルコンタク
ト５ａに埋まっているポリシリコン膜６と、その部分を
中心として前記溝１２ａの一部を含むポリシリコン膜６
のパターン（いわばストレージ電極として断面が次の図
２（ｅ）で明確なようにＴ字型）にする。
法により前記ポリシリコン膜６を前記溝１２ａの深さよ
り薄くなるように全面エッチバックする。そして、ホト
リソ・エッチング技術により、ストレージ電極となる所
定形状にパターニングする。つまり、前記セルコンタク
ト５ａに埋まっているポリシリコン膜６と、その部分を
中心として前記溝１２ａの一部を含むポリシリコン膜６
のパターン（いわばストレージ電極として断面が次の図
２（ｅ）で明確なようにＴ字型）にする。
【００１７】次いで、図２（ｅ）に示すように、フッ酸
溶液などによる等方性エッチングにより、前記酸化膜１
２を前記窒化膜１１をストッパーとして全部除去する
と、前記溝１２ａを形成した際の酸化膜１２の凸部１２
ｂがあった部分がポリシリコン膜６において空洞（孔）
６ａになる。つまり、断面がＴ字型に形成されたストレ
ージ電極（ポリシリコン）６のひさし部分に多数の孔６
ａができた形状となる。この孔６ａによりストレージ電
極６の表面積が増加することになる。
溶液などによる等方性エッチングにより、前記酸化膜１
２を前記窒化膜１１をストッパーとして全部除去する
と、前記溝１２ａを形成した際の酸化膜１２の凸部１２
ｂがあった部分がポリシリコン膜６において空洞（孔）
６ａになる。つまり、断面がＴ字型に形成されたストレ
ージ電極（ポリシリコン）６のひさし部分に多数の孔６
ａができた形状となる。この孔６ａによりストレージ電
極６の表面積が増加することになる。
【００１８】この後、図２（ｆ）に示すように、前記ス
トレージ電極の表面、無論前記孔６ａ内の側壁の面も含
めて、キャパシタ絶縁膜となる窒化膜７をＬＰＣＶＤ法
により５〜１０ｎｍの厚さ形成し、その表面を酸化し
（図示せず）、その上にセルプレートとなるポリシリコ
ン膜８を２００〜３００ｎｍの厚さ形成し（これも勿
論、前記孔６ａ内を含む）ＰＯＣｌ3 を拡散源としてリ
ンを注入して導電性を持たせ、ホトリソ・エッチング技
術でセルプレート電極８としての所定形状にパターニン
グする。この後は、従来同様、絶縁膜９、配線１０を形
成して、図２（ｆ）に示すようなメモリセル部の構造を
得る。
トレージ電極の表面、無論前記孔６ａ内の側壁の面も含
めて、キャパシタ絶縁膜となる窒化膜７をＬＰＣＶＤ法
により５〜１０ｎｍの厚さ形成し、その表面を酸化し
（図示せず）、その上にセルプレートとなるポリシリコ
ン膜８を２００〜３００ｎｍの厚さ形成し（これも勿
論、前記孔６ａ内を含む）ＰＯＣｌ3 を拡散源としてリ
ンを注入して導電性を持たせ、ホトリソ・エッチング技
術でセルプレート電極８としての所定形状にパターニン
グする。この後は、従来同様、絶縁膜９、配線１０を形
成して、図２（ｆ）に示すようなメモリセル部の構造を
得る。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ストレージ電極の構造として複数の孔を設けた形状とし
たので、キャパシタ部としての表面積を狭い範囲におい
ても増加させることができ、装置の高集積化、縮小にも
かかわらず十分なセル容量を確保でき、良好なデバイス
特性の半導体装置を得られる。
ストレージ電極の構造として複数の孔を設けた形状とし
たので、キャパシタ部としての表面積を狭い範囲におい
ても増加させることができ、装置の高集積化、縮小にも
かかわらず十分なセル容量を確保でき、良好なデバイス
特性の半導体装置を得られる。
【図１】本発明の実施例の工程説明図（その１）
【図２】本発明の実施例の工程説明図（その２）
【図３】従来例の工程説明図
１ 基板 ５、１２ シリコン酸化膜 ６ ポリシリコン ６ａ 孔 １１ シリコン窒化膜 １３ シリコン膜 １２ａ 溝
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 キャパシタ部を有する半導体装置におい
て、該キャパシタ部のストレージ電極の構造として複数
の孔が設けられている部分がある形状としたことを特徴
とする半導体装置。 - 【請求項２】 （ａ）半導体基板上に、第１の絶縁膜、
第１の耐酸化性絶縁膜、第２の絶縁膜を順に積層する工
程、 （ｂ）前記第２の絶縁膜に複数の溝を形成し、該溝を埋
め込むように全面に導電性膜を形成する工程、 （ｃ）前記導電性膜を、キャパシタ部のストレージ電極
となる部分のみ残るように選択的に除去する工程、 （ｄ）前記第２の絶縁膜を、前記第１の耐酸化性絶縁膜
をストッパーとして除去し、前記導電性膜に複数の孔を
形成する工程、 以上の工程を順に施すことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05231531A JP3085831B2 (ja) | 1993-09-17 | 1993-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05231531A JP3085831B2 (ja) | 1993-09-17 | 1993-09-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786433A true JPH0786433A (ja) | 1995-03-31 |
| JP3085831B2 JP3085831B2 (ja) | 2000-09-11 |
Family
ID=16924954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05231531A Expired - Fee Related JP3085831B2 (ja) | 1993-09-17 | 1993-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085831B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752486A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une structure de condensateur pour un dispositif de memoire a semiconducteurs |
| FR2752487A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une electrode de condensateur pour un dispositif a semiconducteurs |
| NL1005624C2 (nl) * | 1997-03-25 | 2000-02-08 | United Microelectronics Corp | Polysilicium CMP-proces voor hoge-dichtheid-DRAM-celstructuren. |
-
1993
- 1993-09-17 JP JP05231531A patent/JP3085831B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752486A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une structure de condensateur pour un dispositif de memoire a semiconducteurs |
| FR2752487A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une electrode de condensateur pour un dispositif a semiconducteurs |
| NL1005624C2 (nl) * | 1997-03-25 | 2000-02-08 | United Microelectronics Corp | Polysilicium CMP-proces voor hoge-dichtheid-DRAM-celstructuren. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3085831B2 (ja) | 2000-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5061650A (en) | Method for formation of a stacked capacitor | |
| US5976945A (en) | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor | |
| US6492245B1 (en) | Method of forming air gap isolation between a bit line contact structure and a capacitor under bit line structure | |
| US5135883A (en) | Process for producing a stacked capacitor of a dram cell | |
| JPH10178162A (ja) | Ｓｏｉ埋込プレート・トレンチ・キャパシタ | |
| US5595926A (en) | Method for fabricating a DRAM trench capacitor with recessed pillar | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| US5631185A (en) | Method for manufacturing capacitor of semiconductor memory device | |
| JP2751906B2 (ja) | 容量素子の形成方法 | |
| US5891772A (en) | Structure and manufacturing method for DRAM capacitors | |
| JP2809185B2 (ja) | 半導体装置およびその製造方法 | |
| US5945703A (en) | Semiconductor memory device and manufacturing method therefor | |
| US5807782A (en) | Method of manufacturing a stacked capacitor having a fin-shaped storage electrode on a dynamic random access memory cell | |
| US5661065A (en) | Method for fabricating semiconductor memory device having a capacitor | |
| US6548348B1 (en) | Method of forming a storage node contact hole in a porous insulator layer | |
| KR0141950B1 (ko) | 반도체소자의 제조방법 | |
| US6518613B2 (en) | Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same | |
| US5792688A (en) | Method to increase the surface area of a storage node electrode, of an STC structure, for DRAM devices, via formation of polysilicon columns | |
| JP2820065B2 (ja) | 半導体装置の製造方法 | |
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| JPH05251658A (ja) | 半導体装置の製造方法 | |
| US6080619A (en) | Method for manufacturing DRAM capacitor | |
| JPH01119053A (ja) | 半導体メモリ装置 | |
| US6400022B1 (en) | Semiconductor device and fabrication process therefor and capacitor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000620 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |