JP2751906B2 - 容量素子の形成方法 - Google Patents

容量素子の形成方法

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JP2751906B2 JP8005498A JP549896A JP2751906B2 JP 2751906 B2 JP2751906 B2 JP 2751906B2 JP 8005498 A JP8005498 A JP 8005498A JP 549896 A JP549896 A JP 549896A JP 2751906 B2 JP2751906 B2 JP 2751906B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は容量素子の形成方法
に関し、特にＤＲＡＭ等の半導体メモリの容量素子の形
成方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、ＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）等の半導体メモリにおいては、容量素子の面
積の縮小化が図れてきている。この面積の減少に伴う容
量の減少対策として、ストレージ（下部）電極の上面と
側面ばかりでなく、その底面の一部をも利用する方法
が、例えば特開平３−２０５８６１号公報に記載されて
いる。以下この容量素子の製造方法について図２を用い
て説明する。
【０００３】まず図２（ａ）に示すように、Ｓｉ基板１
上に酸化膜６Ａ及び窒化膜７Ａを各々４００ｎｍの厚さ
に成長したのちコンタクトホールを形成し、次で全面に
不純物を含むポリシリコン膜１０を６００ｎｍの厚さに
成長させパターニングして下部電極を形成する。この時
ポリシリコン膜１０中の不純物がＳｉ基板１に達し拡散
層４が形成される。
【０００４】次に図２（ｂ）に示すように、等方性エッ
チングにより窒化膜６Ａをポリシリコン膜１０の底面部
も含めて除去したのち、９００℃のドライ酸化を行な
い、ポリシリコン膜１０の底面を含む全面に容量酸化膜
１３Ａを１５ｎｍの厚さに形成する。
【０００５】次に図２（ｃ）に示すように、全面に不純
物を含むポリシリコン膜１４Ａを６００ｎｍの厚さに成
長させ容量酸化膜１３Ａを覆うことにより容量素子が形
成される。
【０００６】このようにして形成された容量素子は、下
部電極の底面部を利用することにより従来のものより容
量は増加するものの、その増加量は精々１．２倍程度で
あり十分ではない。又窒化膜７Ａの除去にリン酸溶液等
を用いる等方性エッチング法を用いているが、リン酸溶
液はリン等の不純物を含むポリシリコン膜も窒化膜と同
様にエッチングする。この為、窒化膜７Ａの除去工程で
コンタクトホール中のポリシリコン膜１０もエッチング
され細くなり、下部電極が曲ったり折れたりすると共
に、コンタクトホールからＳｉ基板１に達したエッチン
グ液がその後の工程や半導体装置の特性に悪影響を与え
るという欠点がある。
【０００７】容量を飛躍的に増加させる方法として３次
元構造のシリンダ（筒状）形電極を用いるものが提案さ
れている。シリンダ電極では外面のみでなくその内面も
利用できる為、容量を２倍以上に増加させることが可能
である。又ストレージ電極の下部を利用する為に電極下
の絶縁膜をエッチングする際、コンタクトホールへのエ
ッチング液の侵入を阻止する為に、コンタクトホールの
側壁部に酸化膜等からなるサイドウォールを形成する方
法も提案されている。以下これらの方法について図面を
参照して説明する。
【０００８】図３（ａ）〜（ｃ）はシリンダ形のストレ
ージ電極を平坦な主部と筒状の外周部に分けて形成する
為の工程順に示した半導体チップの断面図であり、特開
平６−２９４６３号公報に記載されたものである。
【０００９】まず、図３（ａ）に示すように、シリコン
（Ｓｉ）基板１上にフィールド酸化膜２を形成してアク
ティブ領域とフィールド領域を分離する。次でアクティ
ブ領域にゲート絶縁膜を介してポリシリコン膜やシリサ
イド膜からなるゲート電極３と、ヒ素やリンのイオン注
入によりソース及びドレイン領域となる不純物拡散層４
Ａ及び４Ｂを形成してＭＯＳトランジスタ素子を形成す
る。次でＣＶＤ法によりＳｉＯ2 膜５Ａとエッチング阻
止層としての窒化膜７Ａを形成する。次に、不純物拡散
層４とストレージ電極とを接続する為のコンタクトホー
ルを形成したのち、全面にポリシリコン膜１０を形成し
てこのコンタクトホールを埋め、続いてＳｉＯ2 等から
なる絶縁膜１５を形成する。次にパターニングされたフ
ォトレジスト膜１６を用いて絶縁１５とポリシリコン膜
１０とを同時にエッチングしポリシリコン膜１０からな
るストレージ電極の主部を形成する。
【００１０】次に図３（ｂ）に示すように、フォトレジ
スト膜１６を除去したのち全面にポリシリコン膜を形成
し、エッチバックすることによりポリシリコン膜１０と
絶縁膜１５の側壁部にストレージ電極の外周部となるサ
イドウォール１７を形成する。
【００１１】次に図３（ｃ）に示すように、窒化膜７Ａ
をストッパーとして絶縁膜１５をエッチングした後、平
坦なポリシリコン膜１０とサイドウォール１７にヒ素等
の不純物を導入してシリンダ形のストレージ電極２０Ａ
を形成する。次でこのストレージ電極２０Ａの表面に窒
化膜等からなる誘電体膜１８と上部電極となるポリシリ
コン膜１９を形成して容量素子を完成させる。
【００１２】図４（ａ），（ｂ）は、コンタクトホール
内に絶縁膜からなるスペーサ（サイドウォール）を形成
し、シリンダ形のストレージ電極を単一層のポリシリコ
ンで形成する為の工程順に示した半導体チップの断面図
であり、特開平５−２１８３３３号公報に記載されてい
るものである。
【００１３】まず図４（ａ）に示すように、Ｓｉ基板１
上にフィールド酸化膜２を形成したのち、ＭＯＳトラン
ジスタを構成するゲート電極３と不純物拡散層４Ａ，４
Ｂを形成する。次で全面に絶縁膜２１，平坦化膜２２，
エッチング阻止層としての窒化膜７Ｂ及びスペーサ層と
してのＳｉＯ2 膜２３を順次形成する。次にＳｉＯ2膜
２３，窒化膜７Ｂ，平坦化膜２２及び絶縁膜２１をパタ
ーニングし、不純物拡散層４Ａ（ソース）を部分的に露
出させるコンタクトホール８Ａを形成する。次で全面に
窒化膜７ＣとＳｉＯ2 膜２３Ａを形成したのち異方性エ
ッチングを行ない、コンタクトホール８Ａの側壁部に窒
化膜７ＣとＳｉＯ2 膜２３Ａからなるスペーサを形成す
る。次に全面にポリシリコン膜１０Ａを形成してコンタ
クトホールを埋め、続いてパターン化されたフォトレジ
スト膜２４とこのフォトレジスト膜の側壁部にＳｉＯ2
からなるスペーサ２５を形成する。次にこのフォトレジ
スト膜２４とスペーサ２５をマスクとし、ＳｉＯ2 膜２
３を終了点としてポリシリコン膜１０Ａをエッチングす
る。
【００１４】次に図４（ｂ）に示すように、フォトレジ
スト膜２４を除去したのちスペーサ２５をマスクとして
ポリシリコン膜１０Ａを所定の深さ迄エッチングするこ
とにより、シリンダ形のストレージ電極２０Ｂを形成す
る。
【００１５】以下スペーサ２５を除去したのち、ストレ
ージ電極２０Ｂの全面にＯＮＯ膜等の誘電体膜と不純物
が導入されたポリシリコン膜からなる上部電極を形成し
て容量素子を完成させる。尚、更に容量を増加させる為
にはストレージ電極２０Ｂ底面下のＳｉＯ2 膜２３をエ
ッチングし電極の底面も利用する。この際コンタクトホ
ール内の窒化膜８Ａ及びＳｉＯ2 膜２３Ａがエッチング
液の侵入を阻止しポリシリコン膜１０Ａがエッチングさ
れるのを防ぐ。
【００１６】
【発明が解決しようとする課題】半導体装置の製造工程
においては、Ａｌ等からなる配線が形成された後の工程
で、シリコンの結晶欠陥を不活性化させたり配線のコン
タクト抵抗を低減させ半導体装置の電気的特性を安定化
させる為、水素ガス雰囲気中で約４００℃，３０分間の
熱処理（水素フォーミング）が行なわれている。
【００１７】しかしながら、図３及び図４で説明した従
来の容量素子の形成方法においては、トランジスタ素子
上の積層された層間絶縁膜中に、水素の侵入を阻止する
窒化膜が形成されている為、水素フォーミングによる効
果は極めて小さなものとなり、電荷の保持時間が規定値
に達しない、いわゆるホールド特性不良が発生するとい
う問題点がある。これは活性化しているシリコン基板表
面の結晶欠陥を水素フォーミングにより十分に抑制でき
ず、リークが発生することに起因すると考えられてい
る。
【００１８】本発明の目的は、容量が大きくしかもホー
ルド特性不良の発生することのない容量素子の形成方法
を提供することにある。
【００１９】
【課題を解決するための手段】本発明の容量素子の形成
方法は、トランジスタ素子が形成された半導体基板上に
層間絶縁膜として酸化膜と窒化膜とを順次形成し、この
層間絶縁膜にコンタクトホールを形成したのちこのコン
タクトホールの側壁部に酸化膜からなるサイドウォール
を形成し、次で全面にシリコン膜を形成したのち主部と
外周部とからなるストレージ電極を形成し、次で水素の
侵入を阻止する窒化膜を除去することを特徴としてい
る。
【００２０】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｄ）は本発明の実施の形態
を説明する為の工程順に示した半導体チップの断面図で
ある。
【００２１】まず図１（ａ）に示すように、Ｓｉ基板１
上に選択酸化法により厚さ約４５０ｎｍのフィールド酸
化膜２を形成したのち、ＭＯＳトランジスタを構成する
ゲート電極３を厚さ１５０ｎｍのポリシリコン膜で形成
する。次でＡｓ等の不純物を導入し、ソース及びドレイ
ンとなる不純物拡散層４Ａ及び４Ｂを形成する。次にＣ
ＶＤ法により全面に厚さ６００ｎｍのＢＰＳＧ膜５を形
成したのち約８５０℃で熱処理して表面を平坦化する。
このＢＰＳＧ膜５は複数回に分けて形成してもよい。次
にＣＶＤ法により厚さ２００ｎｍの酸化シリコン（Ｓｉ
Ｏ2 ）膜（ＣＶＤ酸化膜）６と厚さ１００ｎｍの窒化シ
リコン膜（ＣＶＤ窒化膜）７とを順次形成する。次にフ
ォトリソグラフィ技術によりＣＶＤ窒化膜７とＣＶＤ酸
化膜６とＢＰＳＧ膜５をドライエッチングし、不純物拡
散層４Ａを部分的に露出する直径５００ｎｍのコンタク
トホール８を形成する。
【００２２】次に図１（ｂ）に示すように、全面にＣＶ
Ｄ法により酸化膜を１５０ｎｍの厚さに形成したのちエ
ッチバックし、コンタクトホール８の側壁部に酸化膜か
らなる第１のサイドウォール９を形成する。次に全面に
ＣＶＤ法により厚さ２５０ｎｍのポリシリコン膜１０を
形成してコンタクトホール８を埋めたのち、全面に厚さ
５００ｎｍのＢＰＳＧ膜１１を形成し８５０℃で熱処理
を行なう。次に、このＢＰＳＧ膜１１とポリシリコン膜
１０をパターニングし、ポリシリコン膜１０からなるス
トレージ電極の主部を形成する。
【００２３】次に図１（ｃ）に示すように、ＣＶＤ法に
より全面に第２のポリシリコン膜を１５０ｎｍの厚さに
形成したのちエッチバックし、ポリシリコン膜１０（ス
トレージ電極の主部）とＢＰＳＧ膜１１の側壁部にスト
レージ電極の外周部となる筒状の第２のサイドウォール
１２を形成する。続いてバッファード弗酸溶液（ＨＦ：
ＮＨ4 Ｆ＝１：３０）を用いてＢＰＳＧ膜１１を除去
し、次で約１６０℃のリン酸溶液を用いてポリシリコン
膜１０の下部のＣＶＤ窒化膜７をエッチングし除去す
る。次に約８２０℃で第２のサイドウォール１２とポリ
シリコン膜１０にリン（Ｐ）を拡散し（約１×１０20／
ｃｍ3 ）導電性を持たせ、ポリシリコン膜１０の主部と
第２のサイドウォール１２の外周部とからなるストレー
ジ電極２０を形成する。
【００２４】次に図１（ｄ）に示すようにこのストレー
ジ電極２０の表面に誘電体膜１３（例えば厚さ７ｎｍの
窒化膜と厚さ１〜２ｎｍの熱酸化膜）と厚さ約２００ｎ
ｍのポリシリコン膜からなる上部電極１４を形成し容量
素子を完成させる。以下Ａｌ配線（図示せず）等を形成
したのち水素ガス雰囲気中で４５０℃、３０分間のフォ
ーミング処理を行なう。
【００２５】このように本発明の実施の形態によれば、
最終的に層間絶縁膜はＢＰＳＧ膜５とＣＶＤ酸化膜６の
酸化膜で形成され、水素の侵入を阻止する窒化膜がない
為、配線形成後の工程で施される水素フォーミングの効
果が大きくなり、容量素子のホールド特性不良はほとん
ど発生せず、信頼性の向上したものとなった。又本実施
の形態によれば窒化膜７をエッチングする際コンタクト
ホール内へのエッチング液の侵入を阻止できる為、コン
タクトホール内のポリシリコン膜がエッチングされるこ
とはない。又窒化膜の除去によりストレージ電極の裏側
も利用できる為、容量が増加するという効果もある。
【００２６】尚、上記実施の形態においては、平坦化さ
れた第１の酸化膜としてＢＰＳＧ膜とＣＶＤ酸化膜を用
いた場合について説明したが、ＣＶＤ酸化膜のみを厚く
形成し、その表面をＣＭＰ（化学的機械的研磨）法によ
り平坦化するか、ＣＶＤ酸化膜上にフォトレジスト膜を
形成しエッチバックして平坦化する方法を用いてもよ
い。これら酸化膜やポリシリコン膜等の厚さは実施の形
態で記された値に限定されるものではなく、適宜変更で
きるものである。
【００２７】又、図１（ｃ）ではＢＰＳＧ膜１１と窒化
膜７の除去を別々に行った場合について説明したが、約
１６０℃のリン酸溶液を用いて同時にエッチングして除
去してもよい。この場合ＢＰＳＧ膜１１はＣＶＤ酸化膜
からなるサイドウォール９より約２０倍の速度でエッチ
ングされる為、特に問題はない。更にストレージ電極を
形成する容量電極膜にポリシリコン膜を用いた場合につ
いて説明したが、アモルファスシリコン，ＷやＭｏ等の
高融点金属又は酸化ルテニウムを用いることができる。
【００２８】
【発明の効果】以上説明したように本発明は、酸化膜か
らなる層間絶縁膜上に形成した窒化膜を除去し水素の侵
入を容易にすることにより、後工程で施される水素雰囲
気中での熱処理の効果を大きくできる為、ホールド特性
不良の発生することのない容量素子が得られるという効
果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する為の工程順に示
した半導体チップの断面図。
【図２】従来の容量素子の形成方法を説明する為の工程
順に示した半導体チップの断面図。
【図３】従来の他の容量素子の形成方法を説明する為の
工程順に示した半導体チップの断面図。
【図４】従来の他の容量素子の形成方法を説明する為の
工程順に示した半導体チップの断面図。
【符号の説明】
１ Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート電極 ４，４Ａ，４Ｂ 不純物拡散層 ５ ＢＰＳＧ膜 ５Ａ ＳｉＯ2 膜 ６ ＣＶＤ酸化膜 ７，７Ａ〜７Ｃ 窒化膜 ８，８Ａ コンタクトホール ９ 第１のサイドウォール １０，１０Ａ ポリシリコン膜 １１ ＢＰＳＧ膜 １２ サイドウォール １３ 誘電体膜 １４ 上部電極 １５ 絶縁膜 １６ フォトレジスト膜 １７ 第２のサイドウォール １８ 誘電体膜 １９ ポリシリコン膜 ２０，２０Ａ，２０Ｂ ストレージ電極 ２１ 絶縁膜 ２２ 平坦化層 ２４ フォトレジスト膜 ２５ スペーサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−21382（ＪＰ，Ａ) 特開 平６−338593（ＪＰ，Ａ) 特開 平５−110031（ＪＰ，Ａ) 特開 平５−121688（ＪＰ，Ａ) 特開 平４−215470（ＪＰ，Ａ) 特開 平７−29994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822 H01L 21/768

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上にトランジスタ素子を形成
    したのち層間絶縁膜として酸化膜と窒化膜とを順次形成
    し、次でこの窒化膜上に柱状の主部と底面部でこの主部
    に連結された筒状の外周部とからなる容量電極を形成す
    る容量素子の形成方法において、前記容量電極を形成し
    たのち前記窒化膜を除去することを特徴とする容量素子
    の形成方法。
  2. 【請求項２】 トランジスタ素子が形成された半導体基
    板上に第１の酸化膜と窒化膜とを順次形成する工程と、
    前記窒化膜と前記第１の酸化膜とをパターニングし前記
    半導体基板に達するコンタクトホールを形成する工程
    と、このコンタクトホールの側壁部に第２の酸化膜から
    なる第１のサイドウォールを形成する工程と、この第１
    のサイドウォールの表面を含む全面に第１の容量電極膜
    を形成し前記コンタクトホールを埋める工程と、この第
    １の容量電極膜上に第３の酸化膜を形成する工程と、こ
    の第３の酸化膜と前記第１の容量電極膜とをパターニン
    グし容量電極の主部を形成する工程と、この主部を覆う
    ように第２の容量電極膜を形成したのちエッチバックし
    前記主部と前記第３の酸化膜の側壁部に第２のサイドウ
    ォールを形成する工程と、前記第１の酸化膜と前記第１
    のサイドウォールをストッパとし前記主部上の前記第３
    の酸化膜と前記窒化膜とを除去する工程とを含むことを
    特徴とする容量素子の形成方法。
  3. 【請求項３】 主部上の第３の酸化膜と窒化膜とを除去
    する工程が主部上の第３の酸化膜を除去したのち窒化膜
    を除去する工程である請求項２記載の容量素子の形成方
    法。
  4. 【請求項４】 主部上の第３の酸化膜と窒化膜とを除去
    する工程が主部上の第３の酸化膜と窒化膜とを同時に除
    去する工程である請求項２記載の容量素子の形成方法。
  5. 【請求項５】 窒化膜除去後電極表面に誘電体膜とシリ
    コン膜からなる上部電極を形成し、次で水素フォーミン
    グ処理を行う工程を設ける請求項１乃至請求項４記載の
    容量素子の形成方法。
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