JPH0846154A - 半導体記憶装置のキャパシタの蓄積電極の製造方法 - Google Patents
半導体記憶装置のキャパシタの蓄積電極の製造方法Info
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- JPH0846154A JPH0846154A JP6181690A JP18169094A JPH0846154A JP H0846154 A JPH0846154 A JP H0846154A JP 6181690 A JP6181690 A JP 6181690A JP 18169094 A JP18169094 A JP 18169094A JP H0846154 A JPH0846154 A JP H0846154A
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Abstract
(57)【要約】
【目的】 犠牲膜上に生成するマスク粗面多結晶シリコ
ンに不純物を打ち込むことにより、犠牲膜の凹凸エッチ
ングにおいて、垂直でかつ深い形状を得ることのできる
半導体記憶装置のキャパシタの蓄積電極の製造方法を提
供する。 【構成】 半導体記憶装置のキャパシタの蓄積電極の製
造方法において、基板２０上に層間ＢＰＳＧ膜２１、ス
トッパー窒化膜２２、犠牲ＢＰＳＧ膜２３を順次形成
後、この犠牲ＢＰＳＧ膜２３上に粒状の粗面多結晶シリ
コン２４を生成する工程と、セルコンタクトホール２５
を形成する工程と、イオン注入を行う工程と、熱処理を
行う工程と、前記イオン注入及び熱処理を行った粗面多
結晶シリコン２４をマスクとして犠牲ＢＰＳＧ膜２３の
異方性エッチングを行い、この犠牲ＢＰＳＧ膜２３に垂
直でかつ深い凹部２６を形成する工程と、セルコンタク
トホール２５及び凹部２６を埋める蓄積電極２９を形成
する工程と、犠牲ＢＰＳＧ膜２３を除去する工程とを順
に施す。
ンに不純物を打ち込むことにより、犠牲膜の凹凸エッチ
ングにおいて、垂直でかつ深い形状を得ることのできる
半導体記憶装置のキャパシタの蓄積電極の製造方法を提
供する。 【構成】 半導体記憶装置のキャパシタの蓄積電極の製
造方法において、基板２０上に層間ＢＰＳＧ膜２１、ス
トッパー窒化膜２２、犠牲ＢＰＳＧ膜２３を順次形成
後、この犠牲ＢＰＳＧ膜２３上に粒状の粗面多結晶シリ
コン２４を生成する工程と、セルコンタクトホール２５
を形成する工程と、イオン注入を行う工程と、熱処理を
行う工程と、前記イオン注入及び熱処理を行った粗面多
結晶シリコン２４をマスクとして犠牲ＢＰＳＧ膜２３の
異方性エッチングを行い、この犠牲ＢＰＳＧ膜２３に垂
直でかつ深い凹部２６を形成する工程と、セルコンタク
トホール２５及び凹部２６を埋める蓄積電極２９を形成
する工程と、犠牲ＢＰＳＧ膜２３を除去する工程とを順
に施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、１キャパシタ１トランジスタを有するＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）の製造方法に関するものである。
り、特に、１キャパシタ１トランジスタを有するＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような半導体記憶装置として
は、例えば、図３に示すようなものがあった。すなわ
ち、シリコン基板１の表面部にＬＯＣＯＳ法により、厚
いフィールド酸化膜２を選択的に形成し、素子分離を行
う。次に、ゲート酸化膜となる酸化薄膜３′とゲート電
極３を形成する。このゲート電極３をマスクにしてイオ
ン注入してソース・ドレイン拡散層４を形成する。次
に、層間絶縁膜５を形成後、セルコンタクトを形成し、
ソース・ドレイン拡散層４に接続される蓄積電極６を形
成する。次に、蓄積電極６上にキャパシタ絶縁膜となる
薄い窒化膜７を形成した後、セルプレートとなる多結晶
シリコン８を形成する。次に、ＢＰＳＧ膜９を成長させ
た後、電極配線１０を行うようにしていた。
は、例えば、図３に示すようなものがあった。すなわ
ち、シリコン基板１の表面部にＬＯＣＯＳ法により、厚
いフィールド酸化膜２を選択的に形成し、素子分離を行
う。次に、ゲート酸化膜となる酸化薄膜３′とゲート電
極３を形成する。このゲート電極３をマスクにしてイオ
ン注入してソース・ドレイン拡散層４を形成する。次
に、層間絶縁膜５を形成後、セルコンタクトを形成し、
ソース・ドレイン拡散層４に接続される蓄積電極６を形
成する。次に、蓄積電極６上にキャパシタ絶縁膜となる
薄い窒化膜７を形成した後、セルプレートとなる多結晶
シリコン８を形成する。次に、ＢＰＳＧ膜９を成長させ
た後、電極配線１０を行うようにしていた。
【０００３】このような、半導体記憶装置のキャパシタ
の蓄積電極においては、表面積を大きくすることが望ま
しい。図４は凹凸形状を有する半導体記憶装置のキャパ
シタの蓄積電極の拡大斜視図である。この図に示すよう
に、素子の高集積化に伴い、小さな平面積内に大きな容
量をもつ蓄積電極を形成するため、キャパシタの蓄積電
極１１を三次元化して効率的に表面積を大きくするよう
にしている。
の蓄積電極においては、表面積を大きくすることが望ま
しい。図４は凹凸形状を有する半導体記憶装置のキャパ
シタの蓄積電極の拡大斜視図である。この図に示すよう
に、素子の高集積化に伴い、小さな平面積内に大きな容
量をもつ蓄積電極を形成するため、キャパシタの蓄積電
極１１を三次元化して効率的に表面積を大きくするよう
にしている。
【０００４】図５はかかる従来の半導体記憶装置のキャ
パシタの蓄積電極の製造工程断面図である。以下、半導
体記憶装置のキャパシタの蓄積電極の製造方法について
図５を参照しながら説明する。 （１）まず、図５（Ａ）に示すように、基板（ソース・
ドレイン拡散層）１１上に、層間絶縁膜として層間ＢＰ
ＳＧ膜１２を生成し、ウェットフロー後、ストッパー窒
化膜１３、犠牲ＢＰＳＧ膜１４を生成し、ウェットフロ
ーを行う。次いで、粗面多結晶シリコン１５を生成す
る。
パシタの蓄積電極の製造工程断面図である。以下、半導
体記憶装置のキャパシタの蓄積電極の製造方法について
図５を参照しながら説明する。 （１）まず、図５（Ａ）に示すように、基板（ソース・
ドレイン拡散層）１１上に、層間絶縁膜として層間ＢＰ
ＳＧ膜１２を生成し、ウェットフロー後、ストッパー窒
化膜１３、犠牲ＢＰＳＧ膜１４を生成し、ウェットフロ
ーを行う。次いで、粗面多結晶シリコン１５を生成す
る。
【０００５】（２）次に、図５（Ｂ）に示すように、セ
ルコンタクトホトリソ・エッチングを行い、セルコンタ
クト１６を形成する。 （３）次に、図５（Ｃ）に示すように、犠牲ＢＰＳＧ膜
１４の凹凸エッチングを行う。 （４）次いで、図５（Ｄ）に示すように、キャパシタ蓄
積（ストレージ）電極となる多結晶シリコン膜１７を生
成する。次いで、その多結晶シリコン膜１７上に粗面多
結晶シリコン１８を生成する。次いで、不純物を打ち込
み、熱処理を行う。
ルコンタクトホトリソ・エッチングを行い、セルコンタ
クト１６を形成する。 （３）次に、図５（Ｃ）に示すように、犠牲ＢＰＳＧ膜
１４の凹凸エッチングを行う。 （４）次いで、図５（Ｄ）に示すように、キャパシタ蓄
積（ストレージ）電極となる多結晶シリコン膜１７を生
成する。次いで、その多結晶シリコン膜１７上に粗面多
結晶シリコン１８を生成する。次いで、不純物を打ち込
み、熱処理を行う。
【０００６】（５）次に、図５（Ｅ）に示すように、ホ
トリソ・エッチングを行い、キャパシタ蓄積電極１９を
形成する。 （６）次に、図５（Ｆ）に示すように、犠牲ＢＰＳＧ膜
１４の除去を行う。その後、窒化膜を生成し、熱酸化
後、セルプレートを生成して半導体記憶装置のキャパシ
タを形成する。
トリソ・エッチングを行い、キャパシタ蓄積電極１９を
形成する。 （６）次に、図５（Ｆ）に示すように、犠牲ＢＰＳＧ膜
１４の除去を行う。その後、窒化膜を生成し、熱酸化
後、セルプレートを生成して半導体記憶装置のキャパシ
タを形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体記憶装置のキャパシタの蓄積電極の製造
方法では、図５（Ｃ）における犠牲ＢＰＳＧ膜の異方性
エッチングにおいて、マスクとして用いる粗面多結晶シ
リコンと、犠牲ＢＰＳＧ膜との選択比が十分でないた
め、垂直でかつ深いエッチング形状は得られず、所望の
キャパシタ容量は得られなかった。
た従来の半導体記憶装置のキャパシタの蓄積電極の製造
方法では、図５（Ｃ）における犠牲ＢＰＳＧ膜の異方性
エッチングにおいて、マスクとして用いる粗面多結晶シ
リコンと、犠牲ＢＰＳＧ膜との選択比が十分でないた
め、垂直でかつ深いエッチング形状は得られず、所望の
キャパシタ容量は得られなかった。
【０００８】また、セルコンタクト開孔後に犠牲ＢＰＳ
Ｇ膜の凹凸エッチングを行うため、コンタクトホール内
に露出した基板（ソース・ドレイン拡散層）がダメージ
を受けるという問題点があった。更に、犠牲ＢＰＳＧ膜
の凹凸エッチングのストッパー膜を窒化膜としていたた
めに、セルコンタクトエッチングの被エッチ膜の種類が
多くなるという問題点があった。
Ｇ膜の凹凸エッチングを行うため、コンタクトホール内
に露出した基板（ソース・ドレイン拡散層）がダメージ
を受けるという問題点があった。更に、犠牲ＢＰＳＧ膜
の凹凸エッチングのストッパー膜を窒化膜としていたた
めに、セルコンタクトエッチングの被エッチ膜の種類が
多くなるという問題点があった。
【０００９】本発明は、以上述べたように、犠牲膜の凹
凸エッチングにおいて、主に、垂直でかつ深いエッチン
グ形状が得られないという問題点を除去するため、犠牲
膜上に生成するマスク粗面多結晶シリコンに不純物を打
ち込むことにより、犠牲ＢＰＳＧ膜の凹凸エッチングに
おいて垂直でかつ深い形状を得ることのできる半導体記
憶装置のキャパシタの蓄積電極の製造方法を提供するこ
とを目的とする。
凸エッチングにおいて、主に、垂直でかつ深いエッチン
グ形状が得られないという問題点を除去するため、犠牲
膜上に生成するマスク粗面多結晶シリコンに不純物を打
ち込むことにより、犠牲ＢＰＳＧ膜の凹凸エッチングに
おいて垂直でかつ深い形状を得ることのできる半導体記
憶装置のキャパシタの蓄積電極の製造方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体記憶装置のキャパシタの蓄積電極
の製造方法において、 （Ａ）図１に示すように、基板（２０）上に層間絶縁膜
（２１）、ストッパー膜（２２）、犠牲膜（２３）を順
次形成後、この犠牲膜（２３）上に粒状の粗面多結晶シ
リコン（２４）を生成する工程と、セルコンタクトホー
ル（２５）を形成する工程と、イオン注入を行う工程
と、熱処理を行う工程と、前記イオン注入及び熱処理を
行った粗面多結晶シリコン（２４）をマスクとして前記
犠牲膜（２３）の異方性エッチングを行い、この犠牲膜
（２３）に垂直でかつ深い凹部（２６）を形成する工程
と、前記セルコンタクトホール（２５）及び凹部（２
６）を埋める蓄積電極（２９）を形成する工程と、前記
犠牲膜（２３）を除去する工程とを順に施すようにした
ものである。
成するために、半導体記憶装置のキャパシタの蓄積電極
の製造方法において、 （Ａ）図１に示すように、基板（２０）上に層間絶縁膜
（２１）、ストッパー膜（２２）、犠牲膜（２３）を順
次形成後、この犠牲膜（２３）上に粒状の粗面多結晶シ
リコン（２４）を生成する工程と、セルコンタクトホー
ル（２５）を形成する工程と、イオン注入を行う工程
と、熱処理を行う工程と、前記イオン注入及び熱処理を
行った粗面多結晶シリコン（２４）をマスクとして前記
犠牲膜（２３）の異方性エッチングを行い、この犠牲膜
（２３）に垂直でかつ深い凹部（２６）を形成する工程
と、前記セルコンタクトホール（２５）及び凹部（２
６）を埋める蓄積電極（２９）を形成する工程と、前記
犠牲膜（２３）を除去する工程とを順に施すようにした
ものである。
【００１１】（Ｂ）図６に示すように、基板（２０）上
に層間絶縁膜（３１）、ストッパー膜（３２）、犠牲膜
（３３）を順次形成後、この犠牲膜（３３）上に粒状の
粗面多結晶シリコン（３４）を生成する工程と、イオン
注入を行う工程と、熱処理を行う工程と、前記イオン注
入及び熱処理を行った粗面多結晶シリコン（３４）をマ
スクとして前記犠牲膜（３３）の異方性エッチングを行
い、この犠牲膜（３３）に垂直でかつ深い凹部（３５）
を形成する工程と、セルコンタクトホール（３６）を形
成する工程と、このセルコンタクトホール（３６）及び
凹部（３５）を埋める蓄積電極（３９）を形成する工程
と、前記犠牲膜（３３）を除去する工程とを順に施すよ
うにしたものである。
に層間絶縁膜（３１）、ストッパー膜（３２）、犠牲膜
（３３）を順次形成後、この犠牲膜（３３）上に粒状の
粗面多結晶シリコン（３４）を生成する工程と、イオン
注入を行う工程と、熱処理を行う工程と、前記イオン注
入及び熱処理を行った粗面多結晶シリコン（３４）をマ
スクとして前記犠牲膜（３３）の異方性エッチングを行
い、この犠牲膜（３３）に垂直でかつ深い凹部（３５）
を形成する工程と、セルコンタクトホール（３６）を形
成する工程と、このセルコンタクトホール（３６）及び
凹部（３５）を埋める蓄積電極（３９）を形成する工程
と、前記犠牲膜（３３）を除去する工程とを順に施すよ
うにしたものである。
【００１２】（Ｃ）図７に示すように、基板（２０）上
に層間絶縁膜（４１）、ストッパー膜（４２）を順次形
成する工程と、セルコンタクトホール（４３）を形成す
る工程と、このセルコンタクトホール（４３）を埋め込
む多結晶シリコンプラグ（４４Ａ）を形成する工程と、
犠牲膜（４５）を形成した後、この犠牲膜（４５）上に
粒状の粗面多結晶シリコン（４６）を生成する工程と、
イオン注入を行う工程と、熱処理を行う工程と、前記イ
オン注入及び熱処理を行った粗面多結晶シリコン（４
６）をマスクとして前記犠牲膜（４５）の異方性エッチ
ングを行い、この犠牲膜（４５）に垂直でかつ深い凹部
（４７）を形成する工程と、前記セルコンタクトホール
（４３）及び凹部（４７）を埋める蓄積電極（５０）を
形成する工程と、前記犠牲膜（４５）を除去する工程と
を順に施すようにしたものである。
に層間絶縁膜（４１）、ストッパー膜（４２）を順次形
成する工程と、セルコンタクトホール（４３）を形成す
る工程と、このセルコンタクトホール（４３）を埋め込
む多結晶シリコンプラグ（４４Ａ）を形成する工程と、
犠牲膜（４５）を形成した後、この犠牲膜（４５）上に
粒状の粗面多結晶シリコン（４６）を生成する工程と、
イオン注入を行う工程と、熱処理を行う工程と、前記イ
オン注入及び熱処理を行った粗面多結晶シリコン（４
６）をマスクとして前記犠牲膜（４５）の異方性エッチ
ングを行い、この犠牲膜（４５）に垂直でかつ深い凹部
（４７）を形成する工程と、前記セルコンタクトホール
（４３）及び凹部（４７）を埋める蓄積電極（５０）を
形成する工程と、前記犠牲膜（４５）を除去する工程と
を順に施すようにしたものである。
【００１３】（Ｄ）図８に示すように、基板（２０）上
に層間絶縁膜（５１）、ストッパー膜（５２）、犠牲膜
（５３）を順次形成する工程と、セルコンタクトホール
（５４）を形成する工程と、このセルコンタクトホール
（５４）を埋め込む多結晶シリコンプラグ（５５Ａ）を
形成する工程と、粒状の粗面多結晶シリコン（５６）を
生成する工程と、イオン注入を行う工程と、熱処理を行
う工程と、前記イオン注入及び熱処理を行った粗面多結
晶シリコン（５６）をマスクとして前記犠牲膜（５３）
の異方性エッチングを行い、この犠牲膜（５３）に垂直
でかつ深い凹部（５７）を形成する工程と、前記凹部
（５７）を埋める蓄積電極（６０）を形成する工程と、
前記犠牲膜（５３）を除去する工程とを順に施すように
したものである。
に層間絶縁膜（５１）、ストッパー膜（５２）、犠牲膜
（５３）を順次形成する工程と、セルコンタクトホール
（５４）を形成する工程と、このセルコンタクトホール
（５４）を埋め込む多結晶シリコンプラグ（５５Ａ）を
形成する工程と、粒状の粗面多結晶シリコン（５６）を
生成する工程と、イオン注入を行う工程と、熱処理を行
う工程と、前記イオン注入及び熱処理を行った粗面多結
晶シリコン（５６）をマスクとして前記犠牲膜（５３）
の異方性エッチングを行い、この犠牲膜（５３）に垂直
でかつ深い凹部（５７）を形成する工程と、前記凹部
（５７）を埋める蓄積電極（６０）を形成する工程と、
前記犠牲膜（５３）を除去する工程とを順に施すように
したものである。
【００１４】（Ｅ）図９に示すように、基板（２０）上
に層間絶縁膜（６１）、ストッパー膜（６２）を順次形
成する工程と、セルコンタクトホール（６３）を形成す
る工程と、このセルコンタクトホール（６３）を埋め込
む第１の蓄積電極（６４）を形成する工程と、犠牲膜
（６５）を形成した後、この犠牲膜（６５）上に粒状の
粗面多結晶シリコン（６６）を生成する工程と、イオン
注入を行う工程と、熱処理を行う工程と、前記イオン注
入及び熱処理を行った粗面多結晶シリコン（６６）をマ
スクとして前記犠牲膜（６５）の異方性エッチングを行
い、この犠牲膜（６５）に垂直でかつ深い凹部（６７）
を形成する工程と、前記凹部（６７）を埋め込み、前記
第１の蓄積電極（６４）に接続される第２の蓄積電極
（６８）を形成する工程と、前記犠牲膜（６５）を除去
する工程とを順に施すようにしたものである。
に層間絶縁膜（６１）、ストッパー膜（６２）を順次形
成する工程と、セルコンタクトホール（６３）を形成す
る工程と、このセルコンタクトホール（６３）を埋め込
む第１の蓄積電極（６４）を形成する工程と、犠牲膜
（６５）を形成した後、この犠牲膜（６５）上に粒状の
粗面多結晶シリコン（６６）を生成する工程と、イオン
注入を行う工程と、熱処理を行う工程と、前記イオン注
入及び熱処理を行った粗面多結晶シリコン（６６）をマ
スクとして前記犠牲膜（６５）の異方性エッチングを行
い、この犠牲膜（６５）に垂直でかつ深い凹部（６７）
を形成する工程と、前記凹部（６７）を埋め込み、前記
第１の蓄積電極（６４）に接続される第２の蓄積電極
（６８）を形成する工程と、前記犠牲膜（６５）を除去
する工程とを順に施すようにしたものである。
【００１５】（Ｆ）図１０に示すように、基板（２０）
上に層間絶縁膜（７１）、ストッパー膜（７２）、第１
の犠牲膜（７３）を順次形成する工程と、セルコンタク
トホール（７４）を形成する工程と、このセルコンタク
トホール（７４）を埋め込む第１の蓄積電極（７５）を
形成する工程と、第２の犠牲膜（７６）を形成した後、
この第２の犠牲膜（７６）上に粒状の粗面多結晶シリコ
ン（７７）を生成する工程と、イオン注入を行う工程
と、熱処理を行う工程と、前記イオン注入及び熱処理を
行った粗面多結晶シリコン（７７）をマスクとして前記
第２の犠牲膜（７６）の異方性エッチングを行い、この
第２の犠牲膜（７６）に垂直でかつ深い凹部（７８）を
形成する工程と、前記凹部（７８）を埋め込み、前記第
１の蓄積電極（７５）に接続される第２の蓄積電極（８
１）を形成する工程と、前記第１及び第２犠牲膜（７
３，７６）を除去する工程とを順に施すようにしたもの
である。
上に層間絶縁膜（７１）、ストッパー膜（７２）、第１
の犠牲膜（７３）を順次形成する工程と、セルコンタク
トホール（７４）を形成する工程と、このセルコンタク
トホール（７４）を埋め込む第１の蓄積電極（７５）を
形成する工程と、第２の犠牲膜（７６）を形成した後、
この第２の犠牲膜（７６）上に粒状の粗面多結晶シリコ
ン（７７）を生成する工程と、イオン注入を行う工程
と、熱処理を行う工程と、前記イオン注入及び熱処理を
行った粗面多結晶シリコン（７７）をマスクとして前記
第２の犠牲膜（７６）の異方性エッチングを行い、この
第２の犠牲膜（７６）に垂直でかつ深い凹部（７８）を
形成する工程と、前記凹部（７８）を埋め込み、前記第
１の蓄積電極（７５）に接続される第２の蓄積電極（８
１）を形成する工程と、前記第１及び第２犠牲膜（７
３，７６）を除去する工程とを順に施すようにしたもの
である。
【００１６】（Ｇ）図１１に示すように、基板（２０）
上に層間絶縁膜（９１）、ストッパー膜（９２）、犠牲
膜（９３）を順次形成する工程と、セルコンタクトホー
ル（９４）を形成する工程と、このセルコンタクトホー
ル（９４）を埋め込む第１の蓄積電極（９５）を形成す
る工程と、粒状の粗面多結晶シリコン（９６）を生成す
る工程と、イオン注入を行う工程と、熱処理を行う工程
と、前記イオン注入及び熱処理を行った粗面多結晶シリ
コン（９６）をマスクとして前記犠牲膜（９３）の異方
性エッチングを行い、この犠牲膜（９３）に垂直でかつ
深い凹部（９７）を形成する工程と、この凹部（９７）
が完全に埋め込まれなように、前記犠牲膜（９３）の表
面に第２の蓄積電極（９９）を形成する工程と、前記犠
牲膜（９３）を除去する工程とを順に施すようにしたも
のである。
上に層間絶縁膜（９１）、ストッパー膜（９２）、犠牲
膜（９３）を順次形成する工程と、セルコンタクトホー
ル（９４）を形成する工程と、このセルコンタクトホー
ル（９４）を埋め込む第１の蓄積電極（９５）を形成す
る工程と、粒状の粗面多結晶シリコン（９６）を生成す
る工程と、イオン注入を行う工程と、熱処理を行う工程
と、前記イオン注入及び熱処理を行った粗面多結晶シリ
コン（９６）をマスクとして前記犠牲膜（９３）の異方
性エッチングを行い、この犠牲膜（９３）に垂直でかつ
深い凹部（９７）を形成する工程と、この凹部（９７）
が完全に埋め込まれなように、前記犠牲膜（９３）の表
面に第２の蓄積電極（９９）を形成する工程と、前記犠
牲膜（９３）を除去する工程とを順に施すようにしたも
のである。
【００１７】
【作用】本発明によれば、上記したように、犠牲ＢＰＳ
Ｇ膜上に生成するマスク粗面多結晶シリコンに、不純物
を打ち込み、かつ熱処理を施すことにより、犠牲ＢＰＳ
Ｇ膜の凹凸エッチングにおいて、垂直でかつ深い形状を
得ることができる。また、セルコンタクトホールを形成
する工程を、犠牲ＢＰＳＧ膜の凹凸エッチングよりも後
に行うことにより、犠牲ＢＰＳＧ膜の凹凸エッチング時
にコンタクトホール内のシリコン基板がダメージを受け
るのを回避することができる。
Ｇ膜上に生成するマスク粗面多結晶シリコンに、不純物
を打ち込み、かつ熱処理を施すことにより、犠牲ＢＰＳ
Ｇ膜の凹凸エッチングにおいて、垂直でかつ深い形状を
得ることができる。また、セルコンタクトホールを形成
する工程を、犠牲ＢＰＳＧ膜の凹凸エッチングよりも後
に行うことにより、犠牲ＢＰＳＧ膜の凹凸エッチング時
にコンタクトホール内のシリコン基板がダメージを受け
るのを回避することができる。
【００１８】更に、犠牲膜凹凸エッチングのストッパー
膜を多結晶シリコン膜となし、２段に蓄積電極を形成す
ることにより、半導体記憶装置のキャパシタの蓄積電極
の表面積を効果的に増加させることができる。
膜を多結晶シリコン膜となし、２段に蓄積電極を形成す
ることにより、半導体記憶装置のキャパシタの蓄積電極
の表面積を効果的に増加させることができる。
【００１９】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は本発明の第１実施例を示す半導体記憶
装置のキャパシタの蓄積電極の製造工程断面図、図２は
その蓄積電極の製造過程における粗面ポリシリコン面の
平面図である。
説明する。図１は本発明の第１実施例を示す半導体記憶
装置のキャパシタの蓄積電極の製造工程断面図、図２は
その蓄積電極の製造過程における粗面ポリシリコン面の
平面図である。
【００２０】（１）まず、図１（Ａ）に示すように、基
板（ソース・ドレイン拡散層）２０上に、層間絶縁膜と
して層間ＢＰＳＧ膜２１を４０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行い、層間ＢＰＳ
Ｇ膜２１を平坦化する。次いで、犠牲ＢＰＳＧ膜（後
述）の凹凸エッチング及び犠牲膜除去のストッパー膜と
してのストッパー窒化膜２２を１００〜５００Å生成す
る。次いで、犠牲膜としての犠牲ＢＰＳＧ膜２３を２０
００Å生成し、ウェット酸素雰囲気中で熱処理を行う。
板（ソース・ドレイン拡散層）２０上に、層間絶縁膜と
して層間ＢＰＳＧ膜２１を４０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行い、層間ＢＰＳ
Ｇ膜２１を平坦化する。次いで、犠牲ＢＰＳＧ膜（後
述）の凹凸エッチング及び犠牲膜除去のストッパー膜と
してのストッパー窒化膜２２を１００〜５００Å生成す
る。次いで、犠牲膜としての犠牲ＢＰＳＧ膜２３を２０
００Å生成し、ウェット酸素雰囲気中で熱処理を行う。
【００２１】次いで、５７５℃の温度で犠牲ＢＰＳＧ膜
２３の凹凸エッチングのマスクとなる粗面多結晶シリコ
ン２４を１０００Å生成する。このとき、表面の状態
は、図２（ａ）に示すように、生成した粗面多結晶シリ
コン粒２４ａが独立した粒状になっており、該粗面多結
晶シリコン粒２４ａの間にはアモルファスシリコン膜２
４ｂが形成され、犠牲ＢＰＳＧ膜２３の表面は露出しな
い状態となっている。次いで、ヒ素をエネルギー３０ｋ
ｅＶ、ドーズ量１Ｅ１６ｃｍ-2の条件でドープする。ド
ープ後の粗面多結晶シリコン２４の表面は、図２（ｂ）
に示すように、粗面多結晶シリコン粒２４ａ同士が付着
した粗面多結晶シリコン２４ｃとなり、該粗面多結晶シ
リコン２４ｃの間は、犠牲ＢＰＳＧ膜２３表面が露出す
る。次いで、窒化雰囲気中で８５０℃、３０分の熱処理
を行う。
２３の凹凸エッチングのマスクとなる粗面多結晶シリコ
ン２４を１０００Å生成する。このとき、表面の状態
は、図２（ａ）に示すように、生成した粗面多結晶シリ
コン粒２４ａが独立した粒状になっており、該粗面多結
晶シリコン粒２４ａの間にはアモルファスシリコン膜２
４ｂが形成され、犠牲ＢＰＳＧ膜２３の表面は露出しな
い状態となっている。次いで、ヒ素をエネルギー３０ｋ
ｅＶ、ドーズ量１Ｅ１６ｃｍ-2の条件でドープする。ド
ープ後の粗面多結晶シリコン２４の表面は、図２（ｂ）
に示すように、粗面多結晶シリコン粒２４ａ同士が付着
した粗面多結晶シリコン２４ｃとなり、該粗面多結晶シ
リコン２４ｃの間は、犠牲ＢＰＳＧ膜２３表面が露出す
る。次いで、窒化雰囲気中で８５０℃、３０分の熱処理
を行う。
【００２２】（２）次に、図１（Ｂ）に示すように、ホ
トリソ・エッチングによりセルコンタクトホール２５を
形成する。 （３）次に、図１（Ｃ）に示すように、犠牲ＢＰＳＧ膜
２３の凹凸エッチングを行い、垂直でかつ深い凹部２６
を形成する。 （４）次に、図１（Ｄ）に示すように、前記凹部２６及
びセルコンタクトホール２５を埋めることにより、蓄積
電極となる多結晶シリコン膜２７を形成し、その上に粗
面多結晶シリコン２８を生成後、ヒ素を３０ｋｅＶ、５
Ｅ１５ｃｍ-2の条件で打ち込み、窒素雰囲気中でアニー
ルを行う。
トリソ・エッチングによりセルコンタクトホール２５を
形成する。 （３）次に、図１（Ｃ）に示すように、犠牲ＢＰＳＧ膜
２３の凹凸エッチングを行い、垂直でかつ深い凹部２６
を形成する。 （４）次に、図１（Ｄ）に示すように、前記凹部２６及
びセルコンタクトホール２５を埋めることにより、蓄積
電極となる多結晶シリコン膜２７を形成し、その上に粗
面多結晶シリコン２８を生成後、ヒ素を３０ｋｅＶ、５
Ｅ１５ｃｍ-2の条件で打ち込み、窒素雰囲気中でアニー
ルを行う。
【００２３】（５）次に、図１（Ｅ）に示すように、ホ
トリソ・エッチングを行い、蓄積電極２９を形成する。 （６）次に、図１（Ｆ）に示すように、弗酸水溶液によ
り犠牲ＢＰＳＧ膜２３の除去を行う。この後、窒化膜を
５０Å形成し、熱酸化後、セルプレートを生成して半導
体記憶装置のキャパシタを形成する。
トリソ・エッチングを行い、蓄積電極２９を形成する。 （６）次に、図１（Ｆ）に示すように、弗酸水溶液によ
り犠牲ＢＰＳＧ膜２３の除去を行う。この後、窒化膜を
５０Å形成し、熱酸化後、セルプレートを生成して半導
体記憶装置のキャパシタを形成する。
【００２４】図６は本発明の第２実施例を示す半導体記
憶装置のキャパシタの蓄積電極の製造工程断面図であ
る。 （１）まず、図６（Ａ）に示すように、基板（ソース・
ドレイン拡散層）２０上に、層間絶縁膜として層間ＢＰ
ＳＧ膜３１を４０００Å生成する。次いで、ウェット酸
素雰囲気中で熱処理を行い、層間ＢＰＳＧ膜３１を平坦
化する。次いで、犠牲ＢＰＳＧ膜（後述）凹凸エッチン
グ及び犠牲ＢＰＳＧ膜除去のストッパー膜としてストッ
パー窒化膜３２を１００〜５００Å生成する。次いで、
犠牲ＢＰＳＧ膜３３を２０００Å生成し、ウェット酸素
雰囲気中で熱処理を行う。
憶装置のキャパシタの蓄積電極の製造工程断面図であ
る。 （１）まず、図６（Ａ）に示すように、基板（ソース・
ドレイン拡散層）２０上に、層間絶縁膜として層間ＢＰ
ＳＧ膜３１を４０００Å生成する。次いで、ウェット酸
素雰囲気中で熱処理を行い、層間ＢＰＳＧ膜３１を平坦
化する。次いで、犠牲ＢＰＳＧ膜（後述）凹凸エッチン
グ及び犠牲ＢＰＳＧ膜除去のストッパー膜としてストッ
パー窒化膜３２を１００〜５００Å生成する。次いで、
犠牲ＢＰＳＧ膜３３を２０００Å生成し、ウェット酸素
雰囲気中で熱処理を行う。
【００２５】次いで、５７５℃の温度で犠牲ＢＰＳＧ膜
３３の凹凸エッチングのマスクとなる粗面多結晶シリコ
ン３４を１０００Å生成する。次いで、ヒ素をエネルギ
ー３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件でドープする。次
いで、窒素雰囲気中で８５０℃、３０分の熱処理を行
う。この工程は、第１実施例と同様である。 （２）次に、図６（Ｂ）に示すように、犠牲ＢＰＳＧ膜
３３の凹凸エッチングを行い、垂直でかつ深い凹部３５
を形成する。
３３の凹凸エッチングのマスクとなる粗面多結晶シリコ
ン３４を１０００Å生成する。次いで、ヒ素をエネルギ
ー３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件でドープする。次
いで、窒素雰囲気中で８５０℃、３０分の熱処理を行
う。この工程は、第１実施例と同様である。 （２）次に、図６（Ｂ）に示すように、犠牲ＢＰＳＧ膜
３３の凹凸エッチングを行い、垂直でかつ深い凹部３５
を形成する。
【００２６】（３）次に、図６（Ｃ）に示すように、ホ
トリソ・エッチングを行い、セルコンタクトホール３６
を形成する。 （４）次に、図６（Ｄ）に示すように、多結晶シリコン
により犠牲ＢＰＳＧ膜３３の凹部３５及びセルコンタク
トホール３６を埋めることにより、蓄積電極となる多結
晶シリコン膜３７を形成する。
トリソ・エッチングを行い、セルコンタクトホール３６
を形成する。 （４）次に、図６（Ｄ）に示すように、多結晶シリコン
により犠牲ＢＰＳＧ膜３３の凹部３５及びセルコンタク
トホール３６を埋めることにより、蓄積電極となる多結
晶シリコン膜３７を形成する。
【００２７】（５）次に、図６（Ｅ）に示すように、５
７５℃の温度で粗面多結晶シリコン３８を生成し、ヒ素
を３０ｋｅＶ、５Ｅ１５ｃｍ-2の条件で打ち込み、窒素
雰囲気中で熱処理を行う。 （６）次に、図６（Ｆ）に示すように、ホトリソ・エッ
チングを行い、蓄積電極３９を形成する。
７５℃の温度で粗面多結晶シリコン３８を生成し、ヒ素
を３０ｋｅＶ、５Ｅ１５ｃｍ-2の条件で打ち込み、窒素
雰囲気中で熱処理を行う。 （６）次に、図６（Ｆ）に示すように、ホトリソ・エッ
チングを行い、蓄積電極３９を形成する。
【００２８】（７）次に、図６（Ｇ）に示すように、弗
酸水溶液により犠牲ＢＰＳＧ膜３３の除去を行う。この
後、窒化膜を５０Å生成し、熱酸化後、セルプレートを
生成して半導体記憶装置のキャパシタを形成する。図７
は本発明の第３実施例を示す半導体記憶装置のキャパシ
タの蓄積電極の製造工程断面図である。
酸水溶液により犠牲ＢＰＳＧ膜３３の除去を行う。この
後、窒化膜を５０Å生成し、熱酸化後、セルプレートを
生成して半導体記憶装置のキャパシタを形成する。図７
は本発明の第３実施例を示す半導体記憶装置のキャパシ
タの蓄積電極の製造工程断面図である。
【００２９】（１）まず、図７（Ａ）に示すように、基
板（ソース・ドレイン拡散層）２０上に、層間絶縁膜と
して層間ＢＰＳＧ膜４１を４０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行い、層間ＢＰＳ
Ｇ膜４１を平坦化する。次いで、犠牲ＢＰＳＧ膜（後
述）凹凸エッチング及び犠牲ＢＰＳＧ膜除去のストッパ
ー膜としてのストッパー窒化膜４２を１００〜５００Å
生成する。
板（ソース・ドレイン拡散層）２０上に、層間絶縁膜と
して層間ＢＰＳＧ膜４１を４０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行い、層間ＢＰＳ
Ｇ膜４１を平坦化する。次いで、犠牲ＢＰＳＧ膜（後
述）凹凸エッチング及び犠牲ＢＰＳＧ膜除去のストッパ
ー膜としてのストッパー窒化膜４２を１００〜５００Å
生成する。
【００３０】（２）次に、図７（Ｂ）に示すように、ホ
トリソ・エッチングにより、セルコンタクトホール４３
を形成する。 （３）次に、図７（Ｃ）に示すように、セルコンタクト
をとるためにセルコンタクトホール４３を多結晶シリコ
ン膜４４で埋め込む。 （４）次に、図７（Ｄ）に示すように、多結晶シリコン
膜４４のエッチバックを行い、多結晶シリコンプラグ４
４Ａを形成する。
トリソ・エッチングにより、セルコンタクトホール４３
を形成する。 （３）次に、図７（Ｃ）に示すように、セルコンタクト
をとるためにセルコンタクトホール４３を多結晶シリコ
ン膜４４で埋め込む。 （４）次に、図７（Ｄ）に示すように、多結晶シリコン
膜４４のエッチバックを行い、多結晶シリコンプラグ４
４Ａを形成する。
【００３１】（５）次いで、図７（Ｅ）に示すように、
犠牲膜としての犠牲ＢＰＳＧ膜４５を２０００Å生成
し、ウェット酸素雰囲気中で熱処理を行う。次いで、５
７５℃の温度で粗面多結晶シリコン４６を生成する。次
いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち
込む。次いで、窒素雰囲気中で熱処理を行う。 （６）次に、図７（Ｆ）に示すように、犠牲ＢＰＳＧ膜
４５の凹凸エッチングを行い、垂直でかつ深い凹部４７
を形成する。
犠牲膜としての犠牲ＢＰＳＧ膜４５を２０００Å生成
し、ウェット酸素雰囲気中で熱処理を行う。次いで、５
７５℃の温度で粗面多結晶シリコン４６を生成する。次
いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち
込む。次いで、窒素雰囲気中で熱処理を行う。 （６）次に、図７（Ｆ）に示すように、犠牲ＢＰＳＧ膜
４５の凹凸エッチングを行い、垂直でかつ深い凹部４７
を形成する。
【００３２】（７）次に、図７（Ｇ）に示すように、前
記凹部４７を蓄積電極となる多結晶シリコン膜４８で埋
め込み、その上に粗面多結晶シリコン４９を順次生成す
る。次いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件
で打ち込み、窒素雰囲気中で熱処理する。 （８）次に、図７（Ｈ）に示すように、ホトリソ・エッ
チングを行い、蓄積電極５０を形成する。
記凹部４７を蓄積電極となる多結晶シリコン膜４８で埋
め込み、その上に粗面多結晶シリコン４９を順次生成す
る。次いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件
で打ち込み、窒素雰囲気中で熱処理する。 （８）次に、図７（Ｈ）に示すように、ホトリソ・エッ
チングを行い、蓄積電極５０を形成する。
【００３３】（９）次に、図７（Ｉ）に示すように、弗
酸水溶液で犠牲ＢＰＳＧ膜４５の除去を行う。この後、
窒化膜を５０Å生成し、熱酸化後、セルプレートを生成
して半導体記憶装置のキャパシタを形成する。図８は本
発明の第４実施例を示す半導体記憶装置のキャパシタの
蓄積電極の製造工程断面図である。
酸水溶液で犠牲ＢＰＳＧ膜４５の除去を行う。この後、
窒化膜を５０Å生成し、熱酸化後、セルプレートを生成
して半導体記憶装置のキャパシタを形成する。図８は本
発明の第４実施例を示す半導体記憶装置のキャパシタの
蓄積電極の製造工程断面図である。
【００３４】（１）まず、図８（Ａ）に示すように、基
板（ソース・ドレイン拡散層）２０上に、層間絶縁膜と
して層間ＢＰＳＧ膜５１を４０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行い、層間ＢＰＳ
Ｇ膜５１を平坦化する。次いで、犠牲膜（後述）凹凸エ
ッチング及び犠牲膜除去のストッパー膜としてのストッ
パー窒化膜５２を１００〜５００Å生成する。次いで、
犠牲膜としての犠牲ＢＰＳＧ膜５３を２０００Å生成す
る。次いで、ウェット酸素雰囲気中で熱処理を行う。
板（ソース・ドレイン拡散層）２０上に、層間絶縁膜と
して層間ＢＰＳＧ膜５１を４０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行い、層間ＢＰＳ
Ｇ膜５１を平坦化する。次いで、犠牲膜（後述）凹凸エ
ッチング及び犠牲膜除去のストッパー膜としてのストッ
パー窒化膜５２を１００〜５００Å生成する。次いで、
犠牲膜としての犠牲ＢＰＳＧ膜５３を２０００Å生成す
る。次いで、ウェット酸素雰囲気中で熱処理を行う。
【００３５】（２）次に、図８（Ｂ）に示すように、ホ
トリソ・エッチングを行い、セルコンタクトホール５４
を形成する。 （３）次に、図８（Ｃ）に示すように、多結晶シリコン
膜５５を生成し、セルコンタクトホール５４を埋め込
む。 （４）次に、図８（Ｄ）に示すように、多結晶シリコン
膜５５のエッチバックを行い、多結晶シリコンプラグ５
５Ａを形成する。
トリソ・エッチングを行い、セルコンタクトホール５４
を形成する。 （３）次に、図８（Ｃ）に示すように、多結晶シリコン
膜５５を生成し、セルコンタクトホール５４を埋め込
む。 （４）次に、図８（Ｄ）に示すように、多結晶シリコン
膜５５のエッチバックを行い、多結晶シリコンプラグ５
５Ａを形成する。
【００３６】（５）次に、図８（Ｅ）に示すように、粗
面多結晶シリコン５６を５７５℃の温度で生成し、ヒ素
を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち込む。次い
で、窒素雰囲気中で熱処理を行う。 （６）次に、図８（Ｆ）に示すように、犠牲ＢＰＳＧ膜
５３の凹凸エッチングを行い、垂直でかつ深い凹部５７
を形成する。
面多結晶シリコン５６を５７５℃の温度で生成し、ヒ素
を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち込む。次い
で、窒素雰囲気中で熱処理を行う。 （６）次に、図８（Ｆ）に示すように、犠牲ＢＰＳＧ膜
５３の凹凸エッチングを行い、垂直でかつ深い凹部５７
を形成する。
【００３７】（７）次に、図８（Ｇ）に示すように、前
記凹部５７を蓄積電極となる多結晶シリコン膜５８で埋
め込み、その上に粗面多結晶シリコン５９を順次生成す
る。次いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件
で打ち込む。次いで、窒素雰囲気中で熱処理を行う。 （８）次に、図８（Ｈ）に示すように、ホトリソ・エッ
チングを行い、蓄積電極６０を形成する。
記凹部５７を蓄積電極となる多結晶シリコン膜５８で埋
め込み、その上に粗面多結晶シリコン５９を順次生成す
る。次いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件
で打ち込む。次いで、窒素雰囲気中で熱処理を行う。 （８）次に、図８（Ｈ）に示すように、ホトリソ・エッ
チングを行い、蓄積電極６０を形成する。
【００３８】（９）次に、図８（Ｉ）に示すように、弗
酸水溶液で犠牲ＢＰＳＧ膜５３の除去を行う。この後、
窒化膜を５０Å生成し、熱酸化後、セルプレートを生成
して半導体記憶装置のキャパシタを形成する。図９は本
発明の第５実施例を示す半導体記憶装置のキャパシタの
蓄積電極の製造工程断面図である。
酸水溶液で犠牲ＢＰＳＧ膜５３の除去を行う。この後、
窒化膜を５０Å生成し、熱酸化後、セルプレートを生成
して半導体記憶装置のキャパシタを形成する。図９は本
発明の第５実施例を示す半導体記憶装置のキャパシタの
蓄積電極の製造工程断面図である。
【００３９】（１）まず、図９（Ａ）に示すように、基
板（ソース・ドレイン拡散層）２０上に、層間絶縁膜と
して層間ＢＰＳＧ膜６１を４０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行い、層間ＢＰＳ
Ｇ膜６１を平坦化する。次いで、犠牲膜（後述）除去の
ストッパー膜としてのストッパー窒化膜６２を１００〜
５００Å生成する。
板（ソース・ドレイン拡散層）２０上に、層間絶縁膜と
して層間ＢＰＳＧ膜６１を４０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行い、層間ＢＰＳ
Ｇ膜６１を平坦化する。次いで、犠牲膜（後述）除去の
ストッパー膜としてのストッパー窒化膜６２を１００〜
５００Å生成する。
【００４０】（２）次に、図９（Ｂ）に示すように、ホ
トリソ・エッチングを行い、セルコンタクトホール６３
を開孔する。 （３）次に、図９（Ｃ）に示すように、セルコンタクト
ホール６３を埋め込み第１の蓄積電極となる多結晶シリ
コン膜６４を生成する。 （４）次いで、図９（Ｄ）に示すように、犠牲膜として
犠牲ＢＰＳＧ膜６５を２０００Å生成する。次いで、ウ
ェット酸素雰囲気中で熱処理を行う。次いで、５７５℃
の温度で粗面多結晶シリコン６６を生成する。次いで、
ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち込む。
次いで、窒素雰囲気中で熱処理を行う。
トリソ・エッチングを行い、セルコンタクトホール６３
を開孔する。 （３）次に、図９（Ｃ）に示すように、セルコンタクト
ホール６３を埋め込み第１の蓄積電極となる多結晶シリ
コン膜６４を生成する。 （４）次いで、図９（Ｄ）に示すように、犠牲膜として
犠牲ＢＰＳＧ膜６５を２０００Å生成する。次いで、ウ
ェット酸素雰囲気中で熱処理を行う。次いで、５７５℃
の温度で粗面多結晶シリコン６６を生成する。次いで、
ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち込む。
次いで、窒素雰囲気中で熱処理を行う。
【００４１】（５）次に、図９（Ｅ）に示すように、犠
牲ＢＰＳＧ膜６５の凹凸エッチングを行い、垂直でかつ
深い凹部６７を形成する。 （６）次に、図９（Ｆ）に示すように、前記凹部６７を
埋め込み、第２の蓄積電極となる多結晶シリコン膜６８
を形成し、その上に粗面多結晶シリコン６９を順次生成
する。ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち
込む。次いで、窒素雰囲気中で熱処理を行う。
牲ＢＰＳＧ膜６５の凹凸エッチングを行い、垂直でかつ
深い凹部６７を形成する。 （６）次に、図９（Ｆ）に示すように、前記凹部６７を
埋め込み、第２の蓄積電極となる多結晶シリコン膜６８
を形成し、その上に粗面多結晶シリコン６９を順次生成
する。ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち
込む。次いで、窒素雰囲気中で熱処理を行う。
【００４２】（７）次に、図９（Ｇ）に示すように、ホ
トリソ・エッチングを行い、蓄積電極７０を形成する。 （８）次に、図９（Ｈ）に示すように、弗酸水溶液で犠
牲ＢＰＳＧ膜６５の除去を行う。この後、窒化膜を５０
Å生成し、熱酸化後、セルプレートを生成して半導体記
憶装置のキャパシタを形成する。
トリソ・エッチングを行い、蓄積電極７０を形成する。 （８）次に、図９（Ｈ）に示すように、弗酸水溶液で犠
牲ＢＰＳＧ膜６５の除去を行う。この後、窒化膜を５０
Å生成し、熱酸化後、セルプレートを生成して半導体記
憶装置のキャパシタを形成する。
【００４３】図１０は本発明の第６実施例を示す半導体
記憶装置のキャパシタの蓄積電極の製造工程断面図であ
る。 （１）まず、図１０（Ａ）に示すように、基板（ソース
・ドレイン拡散層）２０上に、層間絶縁膜として層間Ｂ
ＰＳＧ膜７１を４０００Å生成する。次いで、ウェット
酸素雰囲気中で熱処理を行い、第１の層間ＢＰＳＧ膜７
１を平坦化する。次に、犠牲膜除去のストッパー膜とし
てのストッパー窒化膜７２を１００〜５００Å生成す
る。次いで、第１（下層）の犠牲膜として層間ＢＰＳＧ
膜７３を１０００Å生成する。次いで、ウェット酸素雰
囲気中で熱処理を行う。
記憶装置のキャパシタの蓄積電極の製造工程断面図であ
る。 （１）まず、図１０（Ａ）に示すように、基板（ソース
・ドレイン拡散層）２０上に、層間絶縁膜として層間Ｂ
ＰＳＧ膜７１を４０００Å生成する。次いで、ウェット
酸素雰囲気中で熱処理を行い、第１の層間ＢＰＳＧ膜７
１を平坦化する。次に、犠牲膜除去のストッパー膜とし
てのストッパー窒化膜７２を１００〜５００Å生成す
る。次いで、第１（下層）の犠牲膜として層間ＢＰＳＧ
膜７３を１０００Å生成する。次いで、ウェット酸素雰
囲気中で熱処理を行う。
【００４４】（２）次に、図１０（Ｂ）に示すように、
ホトリソ・エッチングを行い、セルコンタクトホール７
４を形成する。 （３）次に、図１０（Ｃ）に示すように、セルコンタク
トホール７４を埋め込み、第１の蓄積電極となる多結晶
シリコン膜７５を生成する。 （４）次に、図１０（Ｄ）に示すように、第２（上層）
の犠牲膜として層間ＢＰＳＧ膜７６を２０００Å生成す
る。次いで、ウェット酸素雰囲気中で熱処理を行う。次
いで、５７５℃の温度で粗面多結晶シリコン７７を生成
する。次いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条
件で打ち込む。次いで窒素雰囲気中で熱処理を行う。
ホトリソ・エッチングを行い、セルコンタクトホール７
４を形成する。 （３）次に、図１０（Ｃ）に示すように、セルコンタク
トホール７４を埋め込み、第１の蓄積電極となる多結晶
シリコン膜７５を生成する。 （４）次に、図１０（Ｄ）に示すように、第２（上層）
の犠牲膜として層間ＢＰＳＧ膜７６を２０００Å生成す
る。次いで、ウェット酸素雰囲気中で熱処理を行う。次
いで、５７５℃の温度で粗面多結晶シリコン７７を生成
する。次いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条
件で打ち込む。次いで窒素雰囲気中で熱処理を行う。
【００４５】（５）次に、図１０（Ｅ）に示すように、
上層犠牲ＢＰＳＧ膜７６の凹凸エッチングを行い、垂直
でかつ深い凹部７８を形成する。 （６）次に、図１０（Ｆ）に示すように、第２の蓄積電
極となる多結晶シリコン膜７９で前記凹部７８を埋め込
み、その上に粗面多結晶シリコン８０を順次生成する。
次いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打
ち込む。次いで窒素雰囲気中で熱処理を行う。
上層犠牲ＢＰＳＧ膜７６の凹凸エッチングを行い、垂直
でかつ深い凹部７８を形成する。 （６）次に、図１０（Ｆ）に示すように、第２の蓄積電
極となる多結晶シリコン膜７９で前記凹部７８を埋め込
み、その上に粗面多結晶シリコン８０を順次生成する。
次いで、ヒ素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打
ち込む。次いで窒素雰囲気中で熱処理を行う。
【００４６】（７）次に、図１０（Ｇ）に示すように、
ホトリソ・エッチングを行い、蓄積電極８１を形成す
る。 （８）次に、図１０（Ｈ）に示すように、弗酸水溶液で
第２（上層）の犠牲ＢＰＳＧ膜７６及び第１（下層）の
犠牲ＢＰＳＧ膜７３を形成する。この後、窒化膜を５０
Å生成し、熱酸化後、セル・プレートを生成して半導体
記憶装置のキャパシタを形成する。
ホトリソ・エッチングを行い、蓄積電極８１を形成す
る。 （８）次に、図１０（Ｈ）に示すように、弗酸水溶液で
第２（上層）の犠牲ＢＰＳＧ膜７６及び第１（下層）の
犠牲ＢＰＳＧ膜７３を形成する。この後、窒化膜を５０
Å生成し、熱酸化後、セル・プレートを生成して半導体
記憶装置のキャパシタを形成する。
【００４７】図１１は本発明の第７実施例を示す半導体
記憶装置のキャパシタの蓄積電極の製造工程断面図であ
る。 （１）まず、図１１（Ａ）に示すように、基板（ソース
・ドレイン拡散層）２０上に、層間絶縁膜として層間Ｂ
ＰＳＧ膜９１を４０００Å生成する。次いで、ウェット
酸素雰囲気中で熱処理を行い、層間ＢＰＳＧ膜９１を平
坦化する。次いで、犠牲膜（後述）の凹凸エッチング及
び犠牲膜除去のストッパー膜としてのストッパー窒化膜
９２を１００〜５００Å生成する。次いで、犠牲膜とし
ての犠牲ＢＰＳＧ膜９３を２０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行う。
記憶装置のキャパシタの蓄積電極の製造工程断面図であ
る。 （１）まず、図１１（Ａ）に示すように、基板（ソース
・ドレイン拡散層）２０上に、層間絶縁膜として層間Ｂ
ＰＳＧ膜９１を４０００Å生成する。次いで、ウェット
酸素雰囲気中で熱処理を行い、層間ＢＰＳＧ膜９１を平
坦化する。次いで、犠牲膜（後述）の凹凸エッチング及
び犠牲膜除去のストッパー膜としてのストッパー窒化膜
９２を１００〜５００Å生成する。次いで、犠牲膜とし
ての犠牲ＢＰＳＧ膜９３を２０００Å生成する。次い
で、ウェット酸素雰囲気中で熱処理を行う。
【００４８】（２）次に、図１１（Ｂ）に示すように、
ホトリソ・エッチングを行い、セルコンタクトホール９
４を形成する。 （３）次に、図１１（Ｃ）に示すように、セルコンタク
トホール９４を埋め込むように多結晶シリコン膜９５を
生成する。 （４）次に、図１１（Ｄ）に示すように、多結晶シリコ
ン膜９５のエッチバックを行い、多結晶シリコンプラグ
９５Ａを形成する。
ホトリソ・エッチングを行い、セルコンタクトホール９
４を形成する。 （３）次に、図１１（Ｃ）に示すように、セルコンタク
トホール９４を埋め込むように多結晶シリコン膜９５を
生成する。 （４）次に、図１１（Ｄ）に示すように、多結晶シリコ
ン膜９５のエッチバックを行い、多結晶シリコンプラグ
９５Ａを形成する。
【００４９】（５）次に、図１１（Ｅ）に示すように、
粗面多結晶シリコン９６を５６０℃の温度で生成し、ヒ
素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち込む。次
いで窒素雰囲気中で熱処理を行う。 （６）次に、図１１（Ｆ）に示すように、犠牲ＢＰＳＧ
膜９３の凹凸エッチングを行い、垂直でかつ深い凹部９
７を形成する。
粗面多結晶シリコン９６を５６０℃の温度で生成し、ヒ
素を３０ｋｅＶ、１Ｅ１６ｃｍ-2の条件で打ち込む。次
いで窒素雰囲気中で熱処理を行う。 （６）次に、図１１（Ｆ）に示すように、犠牲ＢＰＳＧ
膜９３の凹凸エッチングを行い、垂直でかつ深い凹部９
７を形成する。
【００５０】（７）次に、図１１（Ｇ）に示すように、
犠牲ＢＰＳＧ膜９３の凹凸エッチングでエッチバックさ
れた凹部９７が完全に埋め込まれないように、リンをド
ープしたドープト多結晶シリコン膜９８を２００Å生成
する。 （８）次に、図１１（Ｈ）に示すように、ホトリソ・エ
ッチングを行い、蓄積電極９９を形成する。
犠牲ＢＰＳＧ膜９３の凹凸エッチングでエッチバックさ
れた凹部９７が完全に埋め込まれないように、リンをド
ープしたドープト多結晶シリコン膜９８を２００Å生成
する。 （８）次に、図１１（Ｈ）に示すように、ホトリソ・エ
ッチングを行い、蓄積電極９９を形成する。
【００５１】（９）次に、図１１（Ｉ）に示すように、
犠牲ＢＰＳＧ膜９３の除去を弗酸水溶液で行う。 この後、窒化膜を５０Å生成し、熱酸化後、セルプレー
トを生成して半導体記憶装置のキャパシタを形成する。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
犠牲ＢＰＳＧ膜９３の除去を弗酸水溶液で行う。 この後、窒化膜を５０Å生成し、熱酸化後、セルプレー
トを生成して半導体記憶装置のキャパシタを形成する。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
【００５２】
【発明の効果】以上、詳細に説明したように、本発明の
半導体記憶装置のキャパシタの蓄積電極の製造方法によ
れば、 （１）請求項１〜７記載の発明によれば、犠牲膜凹凸エ
ッチングのマスクとなる粗面多結晶シリコンに、不純物
を打ち込み、独立した粗面多結晶シリコンの粒同士が付
着した形状にし、熱処理した後、これをマスクとして犠
牲膜をエッチングするようにしたので、犠牲膜の凹凸エ
ッチングを行う時に、マスクと犠牲膜の選択比が飛躍的
に向上し、５０００Åまでの垂直で深い凹凸形状をもつ
犠牲酸化膜を得ることができる。
半導体記憶装置のキャパシタの蓄積電極の製造方法によ
れば、 （１）請求項１〜７記載の発明によれば、犠牲膜凹凸エ
ッチングのマスクとなる粗面多結晶シリコンに、不純物
を打ち込み、独立した粗面多結晶シリコンの粒同士が付
着した形状にし、熱処理した後、これをマスクとして犠
牲膜をエッチングするようにしたので、犠牲膜の凹凸エ
ッチングを行う時に、マスクと犠牲膜の選択比が飛躍的
に向上し、５０００Åまでの垂直で深い凹凸形状をもつ
犠牲酸化膜を得ることができる。
【００５３】（２）請求項２記載の発明によれば、上記
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜の凹凸エッチングの後に行うようにし
たので、請求項１記載の発明のように犠牲膜の凹凸エッ
チングを行う時に、セルコンタクトホール底部に基板が
露出していないため、基板へのエッチングダメージを防
ぐことができる。
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜の凹凸エッチングの後に行うようにし
たので、請求項１記載の発明のように犠牲膜の凹凸エッ
チングを行う時に、セルコンタクトホール底部に基板が
露出していないため、基板へのエッチングダメージを防
ぐことができる。
【００５４】（３）請求項３記載の発明によれば、上記
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜凹凸エッチングよりも前に行うように
したので、請求項１記載の発明のように、犠牲膜凹凸エ
ッチングを行うときに、基板へダメージを与えることは
ない。また、セルコンタクトエッチングにおいて、請求
項１及び２記載の発明によれば、被エッチ膜が粗面多結
晶シリコン／犠牲ＢＰＳＧ膜／ストッパー窒化膜／層間
ＢＰＳＧ膜の４層であったが、この方法ではストッパー
窒化膜／層間ＢＰＳＧ膜の２層になるので、セルコンタ
クトエッチングの工程が簡略になる。
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜凹凸エッチングよりも前に行うように
したので、請求項１記載の発明のように、犠牲膜凹凸エ
ッチングを行うときに、基板へダメージを与えることは
ない。また、セルコンタクトエッチングにおいて、請求
項１及び２記載の発明によれば、被エッチ膜が粗面多結
晶シリコン／犠牲ＢＰＳＧ膜／ストッパー窒化膜／層間
ＢＰＳＧ膜の４層であったが、この方法ではストッパー
窒化膜／層間ＢＰＳＧ膜の２層になるので、セルコンタ
クトエッチングの工程が簡略になる。
【００５５】（４）請求項４記載の発明によれば、上記
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜凹凸エッチングよりも前に行うように
したので、請求項１記載の発明のように、犠牲膜凹凸エ
ッチングを行う時に、基板へダメージを与えることはな
い。また、セルコンタクトエッチングにおいて、被エッ
チ膜が粗面多結晶シリコン／犠牲ＢＰＳＧ膜／ストッパ
ー窒化膜／層間ＢＰＳＧ膜の４層から、犠牲ＢＰＳＧ膜
／ストッパー窒化膜／層間ＢＰＳＧ膜の３層になるの
で、セルコンタクトエッチングの工程が簡略になる。
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜凹凸エッチングよりも前に行うように
したので、請求項１記載の発明のように、犠牲膜凹凸エ
ッチングを行う時に、基板へダメージを与えることはな
い。また、セルコンタクトエッチングにおいて、被エッ
チ膜が粗面多結晶シリコン／犠牲ＢＰＳＧ膜／ストッパ
ー窒化膜／層間ＢＰＳＧ膜の４層から、犠牲ＢＰＳＧ膜
／ストッパー窒化膜／層間ＢＰＳＧ膜の３層になるの
で、セルコンタクトエッチングの工程が簡略になる。
【００５６】また、請求項３記載の発明によれば、犠牲
膜エッチングを行った後、セルコンタクトホール上にエ
ッチバックされた埋め込み多結晶シリコン膜が、完全に
露出していなければ、蓄積電極が断線してしまう恐れが
あり、また、犠牲膜除去において、蓄積電極の多結晶シ
リコン膜／粗面多結晶シリコンが剥離する可能性がある
が、この方法を用いればセルコンタクトホール上には埋
め込まれた多結晶シリコン膜または粗面多結晶シリコン
が露出しているので、蓄積電極の断線や剥離の可能性は
ほぼなくなる。
膜エッチングを行った後、セルコンタクトホール上にエ
ッチバックされた埋め込み多結晶シリコン膜が、完全に
露出していなければ、蓄積電極が断線してしまう恐れが
あり、また、犠牲膜除去において、蓄積電極の多結晶シ
リコン膜／粗面多結晶シリコンが剥離する可能性がある
が、この方法を用いればセルコンタクトホール上には埋
め込まれた多結晶シリコン膜または粗面多結晶シリコン
が露出しているので、蓄積電極の断線や剥離の可能性は
ほぼなくなる。
【００５７】（５）請求項５記載の発明によれば、上記
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜凹凸エッチングよりも前に行うように
したので、請求項１記載の発明のように、犠牲膜凹凸エ
ッチングを行う時に基板へダメージを与えることはな
い。また、セルコンタクトエッチングにおいて、請求項
１及び２記載の発明によれば、被エッチ膜が、粗面多結
晶シリコン／犠牲ＢＰＳＧ膜／ストッパー窒化膜／層間
ＢＰＳＧ膜の４層であるが、これが、ストッパー窒化膜
／層間ＢＰＳＧ膜の２層になるので、セルコンタクトエ
ッチングの工程が簡略になる。
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜凹凸エッチングよりも前に行うように
したので、請求項１記載の発明のように、犠牲膜凹凸エ
ッチングを行う時に基板へダメージを与えることはな
い。また、セルコンタクトエッチングにおいて、請求項
１及び２記載の発明によれば、被エッチ膜が、粗面多結
晶シリコン／犠牲ＢＰＳＧ膜／ストッパー窒化膜／層間
ＢＰＳＧ膜の４層であるが、これが、ストッパー窒化膜
／層間ＢＰＳＧ膜の２層になるので、セルコンタクトエ
ッチングの工程が簡略になる。
【００５８】また、請求項１〜４記載の発明によれば、
犠牲膜凹凸エッチングのストッパー膜が窒化膜であるた
め、窒化膜が露出するまで犠牲膜凹凸エッチングを行う
とその後露出した部分に埋め込まれた蓄積電極の多結晶
シリコン膜と、ストッパー窒化膜の隙間がほとんどない
ため、ストッパー窒化膜と接触している部分には、キャ
パシタ膜の窒化膜及びセルプレートが生成されない恐れ
があるが、この請求項５記載の発明によれば、埋め込ん
だ多結晶シリコン膜が犠牲膜凹凸エッチングのストッパ
ーになるとともに、オーバーエッチをかけることができ
る。
犠牲膜凹凸エッチングのストッパー膜が窒化膜であるた
め、窒化膜が露出するまで犠牲膜凹凸エッチングを行う
とその後露出した部分に埋め込まれた蓄積電極の多結晶
シリコン膜と、ストッパー窒化膜の隙間がほとんどない
ため、ストッパー窒化膜と接触している部分には、キャ
パシタ膜の窒化膜及びセルプレートが生成されない恐れ
があるが、この請求項５記載の発明によれば、埋め込ん
だ多結晶シリコン膜が犠牲膜凹凸エッチングのストッパ
ーになるとともに、オーバーエッチをかけることができ
る。
【００５９】更に、埋め込み多結晶シリコン膜のエッチ
バックの必要もなくなる。また、犠牲膜除去後は、マス
ク粗面多結晶シリコンの下にあった部分が露出するの
で、この部分は蓄積電極として用いることができ、キャ
パシタの面積が増加する。 （６）請求項６記載の発明によれば、上記（１）の効果
に加えて、ストッパー窒化膜の上層に犠牲膜を生成する
ようにしたので、更に、請求項５記載の発明の効果に加
え、犠牲膜除去後、埋め込み多結晶シリコン膜の裏面側
（ストッパー窒化膜側）が露出するので、この部分も蓄
積電極として用いることができ、さらにキャパシタ面積
を増加させることができる。
バックの必要もなくなる。また、犠牲膜除去後は、マス
ク粗面多結晶シリコンの下にあった部分が露出するの
で、この部分は蓄積電極として用いることができ、キャ
パシタの面積が増加する。 （６）請求項６記載の発明によれば、上記（１）の効果
に加えて、ストッパー窒化膜の上層に犠牲膜を生成する
ようにしたので、更に、請求項５記載の発明の効果に加
え、犠牲膜除去後、埋め込み多結晶シリコン膜の裏面側
（ストッパー窒化膜側）が露出するので、この部分も蓄
積電極として用いることができ、さらにキャパシタ面積
を増加させることができる。
【００６０】（７）請求項７記載の発明によれば、上記
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜凹凸エッチングよりも前に行うように
したので、請求項１記載の発明のように、犠牲膜凹凸エ
ッチングを行う時に基板へダメージを与えることはな
い。また、セルコンタクトエッチングにおいて、被エッ
チ膜が、請求項１及び２記載の発明によれば、粗面多結
晶シリコン／犠牲ＢＰＳＧ膜／ストッパー窒化膜／層間
ＢＰＳＧ膜の４層であるが、この請求項７記載の発明に
よれば、犠牲膜／ストッパー窒化膜／層間ＢＰＳＧ膜の
３層になるので、セルコンタクトエッチングの工程が簡
略になる。
（１）の効果に加えて、セルコンタクトホールを形成す
る工程を、犠牲膜凹凸エッチングよりも前に行うように
したので、請求項１記載の発明のように、犠牲膜凹凸エ
ッチングを行う時に基板へダメージを与えることはな
い。また、セルコンタクトエッチングにおいて、被エッ
チ膜が、請求項１及び２記載の発明によれば、粗面多結
晶シリコン／犠牲ＢＰＳＧ膜／ストッパー窒化膜／層間
ＢＰＳＧ膜の４層であるが、この請求項７記載の発明に
よれば、犠牲膜／ストッパー窒化膜／層間ＢＰＳＧ膜の
３層になるので、セルコンタクトエッチングの工程が簡
略になる。
【００６１】また、コンタクトホール上は埋め込まれた
多結晶シリコン膜又は粗面多結晶シリコンが露出してい
るので、請求項３記載の発明のように、蓄積電極が断線
したり、蓄積電極の多結晶シリコン膜が剥離する可能性
はほとんどない。更に、犠牲膜上およびコンタクト上に
露出した多結晶シリコン膜上に粗面多結晶シリコンを生
成する時、請求項１〜６記載の発明によれば、５７５℃
で生成したが、この方法では、５６０℃の低温で生成し
たため、多結晶シリコンドープイオン注入後の粗面多結
晶シリコンの密度は小さくなる。従って、犠牲膜凹凸、
エッチング後の穴の径は大きくなり、この穴に薄い多結
晶シリコンを生成すれば、凹部が完全に埋まらず、犠牲
膜の凹部の形状を二重に利用した、表面積の大きなキャ
パシタを形成することができる。
多結晶シリコン膜又は粗面多結晶シリコンが露出してい
るので、請求項３記載の発明のように、蓄積電極が断線
したり、蓄積電極の多結晶シリコン膜が剥離する可能性
はほとんどない。更に、犠牲膜上およびコンタクト上に
露出した多結晶シリコン膜上に粗面多結晶シリコンを生
成する時、請求項１〜６記載の発明によれば、５７５℃
で生成したが、この方法では、５６０℃の低温で生成し
たため、多結晶シリコンドープイオン注入後の粗面多結
晶シリコンの密度は小さくなる。従って、犠牲膜凹凸、
エッチング後の穴の径は大きくなり、この穴に薄い多結
晶シリコンを生成すれば、凹部が完全に埋まらず、犠牲
膜の凹部の形状を二重に利用した、表面積の大きなキャ
パシタを形成することができる。
【００６２】また、凹部に埋め込む多結晶シリコンを、
ドープト多結晶シリコンにすることにより、多結晶シリ
コンドープイオン注入、熱処理の工程を削減することが
できる。
ドープト多結晶シリコンにすることにより、多結晶シリ
コンドープイオン注入、熱処理の工程を削減することが
できる。
【図１】本発明の第１実施例を示す半導体記憶装置のキ
ャパシタの蓄積電極の製造工程断面図である。
ャパシタの蓄積電極の製造工程断面図である。
【図２】本発明の第１実施例を示す半導体記憶装置のキ
ャパシタの蓄積電極の製造過程における粗面ポリシリコ
ン面の平面図である。
ャパシタの蓄積電極の製造過程における粗面ポリシリコ
ン面の平面図である。
【図３】従来の半導体記憶装置の断面図である。
【図４】凹凸形状を有する導体記憶装置のキャパシタの
蓄積電極の拡大斜視図である。
蓄積電極の拡大斜視図である。
【図５】従来の半導体記憶装置のキャパシタの蓄積電極
の製造工程断面図である。
の製造工程断面図である。
【図６】本発明の第２実施例を示す半導体記憶装置のキ
ャパシタの蓄積電極の製造工程断面図である。
ャパシタの蓄積電極の製造工程断面図である。
【図７】本発明の第３実施例を示す半導体記憶装置のキ
ャパシタの蓄積電極の製造工程断面図である。
ャパシタの蓄積電極の製造工程断面図である。
【図８】本発明の第４実施例を示す半導体記憶装置のキ
ャパシタの蓄積電極の製造工程断面図である。
ャパシタの蓄積電極の製造工程断面図である。
【図９】本発明の第５実施例を示す半導体記憶装置のキ
ャパシタの蓄積電極の製造工程断面図である。
ャパシタの蓄積電極の製造工程断面図である。
【図１０】本発明の第６実施例を示す半導体記憶装置の
キャパシタの蓄積電極の製造工程断面図である。
キャパシタの蓄積電極の製造工程断面図である。
【図１１】本発明の第７実施例を示す半導体記憶装置の
キャパシタの蓄積電極の製造工程断面図である。
キャパシタの蓄積電極の製造工程断面図である。
２０ 基板（ソース・ドレイン拡散層） ２１，３１，４１，５１，６１，７１，７３，７６，９
１ 層間ＢＰＳＧ膜 ２２，３２，４２，５２，６２，７２，９２ ストッ
パー窒化膜 ２３，３３，４５，５３，６５，９３ 犠牲ＢＰＳＧ
膜 ２４，２８，３４，３８，４６，４９，５６，５９，６
６，６９，７７，８０，９６ 粗面多結晶シリコン ２４ａ 粗面多結晶シリコン粒 ２４ｂ アモルファスシリコン膜 ２４ｃ 粒同士が付着した粗面多結晶シリコン ２５，３６，４３，５４，６３，７４，９４ セルコ
ンタクトホール ２６，３５，４７，５７，６７，７８，９７ 垂直で
かつ深い凹部 ２７，３７，４４，４８，５５，５８，９５ 多結晶
シリコン膜 ２９，３９，５０，６０，７０，８１，９９ 蓄積電
極 ４４Ａ，５５Ａ，９５Ａ 多結晶シリコンプラグ ６４，７５ 多結晶シリコン膜（第１の蓄積電極） ６８，７９ 多結晶シリコン膜（第２の蓄積電極） ９８ ドープト多結晶シリコン膜
１ 層間ＢＰＳＧ膜 ２２，３２，４２，５２，６２，７２，９２ ストッ
パー窒化膜 ２３，３３，４５，５３，６５，９３ 犠牲ＢＰＳＧ
膜 ２４，２８，３４，３８，４６，４９，５６，５９，６
６，６９，７７，８０，９６ 粗面多結晶シリコン ２４ａ 粗面多結晶シリコン粒 ２４ｂ アモルファスシリコン膜 ２４ｃ 粒同士が付着した粗面多結晶シリコン ２５，３６，４３，５４，６３，７４，９４ セルコ
ンタクトホール ２６，３５，４７，５７，６７，７８，９７ 垂直で
かつ深い凹部 ２７，３７，４４，４８，５５，５８，９５ 多結晶
シリコン膜 ２９，３９，５０，６０，７０，８１，９９ 蓄積電
極 ４４Ａ，５５Ａ，９５Ａ 多結晶シリコンプラグ ６４，７５ 多結晶シリコン膜（第１の蓄積電極） ６８，７９ 多結晶シリコン膜（第２の蓄積電極） ９８ ドープト多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (7)
- 【請求項１】（ａ）基板上に層間絶縁膜、ストッパー
膜、犠牲膜を順次形成後、該犠牲膜上に粒状の粗面多結
晶シリコンを生成する工程と、（ｂ）セルコンタクトホ
ールを形成する工程と、（ｃ）イオン注入を行う工程
と、（ｄ）熱処理を行う工程と、（ｅ）前記イオン注入
及び熱処理を行った粗面多結晶シリコンをマスクとして
前記犠牲膜の異方性エッチングを行い、該犠牲膜に垂直
でかつ深い凹部を形成する工程と、（ｆ）前記セルコン
タクトホール及び凹部を埋める蓄積電極を形成する工程
と、（ｇ）前記犠牲膜を除去する工程とを順に施すこと
を特徴とする半導体記憶装置のキャパシタの蓄積電極の
製造方法。 - 【請求項２】（ａ）基板上に層間絶縁膜、ストッパー
膜、犠牲膜を順次形成後、該犠牲膜上に粒状の粗面多結
晶シリコンを生成する工程と、（ｂ）イオン注入を行う
工程と、（ｃ）熱処理を行う工程と、（ｄ）前記イオン
注入及び熱処理を行った粗面多結晶シリコンをマスクと
して前記犠牲膜の異方性エッチングを行い、該犠牲膜に
垂直でかつ深い凹部を形成する工程と、（ｅ）セルコン
タクトホールを形成する工程と、（ｆ）該セルコンタク
トホール及び凹部を埋める蓄積電極を形成する工程と、
（ｇ）前記犠牲膜を除去する工程とを順に施すことを特
徴とする半導体記憶装置のキャパシタの蓄積電極の製造
方法。 - 【請求項３】（ａ）基板上に層間絶縁膜、ストッパー膜
を順次形成する工程と、（ｂ）セルコンタクトホールを
形成する工程と、（ｃ）該セルコンタクトホールを埋め
込む多結晶シリコンプラグを形成する工程と、（ｄ）犠
牲膜を形成した後、該犠牲膜上に粒状の粗面多結晶シリ
コンを生成する工程と、（ｅ）イオン注入を行う工程
と、（ｆ）熱処理を行う工程と、（ｇ）前記イオン注入
及び熱処理を行った粗面多結晶シリコンをマスクとして
前記犠牲膜の異方性エッチングを行い、該犠牲膜に垂直
でかつ深い凹部を形成する工程と、（ｈ）前記セルコン
タクトホール及び凹部を埋める蓄積電極を形成する工程
と、（ｉ）前記犠牲膜を除去する工程とを順に施すこと
を特徴とする半導体記憶装置のキャパシタの蓄積電極の
製造方法。 - 【請求項４】（ａ）基板上に層間絶縁膜、ストッパー
膜、犠牲膜を順次形成する工程と、（ｂ）セルコンタク
トホールを形成する工程と、（ｃ）該セルコンタクトホ
ールを埋め込む多結晶シリコンプラグを形成する工程
と、（ｄ）粒状の粗面多結晶シリコンを生成する工程
と、（ｅ）イオン注入を行う工程と、（ｆ）熱処理を行
う工程と、（ｇ）前記イオン注入及び熱処理を行った粗
面多結晶シリコンをマスクとして前記犠牲膜の異方性エ
ッチングを行い、該犠牲膜に垂直でかつ深い凹部を形成
する工程と、（ｈ）前記凹部を埋める蓄積電極を形成す
る工程と、（ｉ）前記犠牲膜を除去する工程とを順に施
すことを特徴とする半導体記憶装置のキャパシタの蓄積
電極の製造方法。 - 【請求項５】（ａ）基板上に層間絶縁膜、ストッパー膜
を順次形成する工程と、（ｂ）セルコンタクトホールを
形成する工程と、（ｃ）該セルコンタクトホールを埋め
込む第１の蓄積電極を形成する工程と、（ｄ）犠牲膜を
形成した後、該犠牲膜上に粒状の粗面多結晶シリコンを
生成する工程と、（ｅ）イオン注入を行う工程と、
（ｆ）熱処理を行う工程と、（ｇ）前記イオン注入及び
熱処理を行った粗面多結晶シリコンをマスクとして前記
犠牲膜の異方性エッチングを行い、該犠牲膜に垂直でか
つ深い凹部を形成する工程と、（ｈ）前記凹部を埋め、
前記第１の蓄積電極に接続される第２の蓄積電極を形成
する工程と、（ｉ）前記犠牲膜を除去する工程とを順に
施すことを特徴とする半導体記憶装置のキャパシタの蓄
積電極の製造方法。 - 【請求項６】（ａ）基板上に層間絶縁膜、ストッパー
膜、第１の犠牲膜を順次形成する工程と、（ｂ）セルコ
ンタクトホールを形成する工程と、（ｃ）該セルコンタ
クトホールを埋め込む第１の蓄積電極を形成する工程
と、（ｄ）第２の犠牲膜を形成した後、該第２の犠牲膜
上に粒状の粗面多結晶シリコンを生成する工程と、
（ｅ）イオン注入を行う工程と、（ｆ）熱処理を行う工
程と、（ｇ）前記イオン注入及び熱処理を行った粗面多
結晶シリコンをマスクとして前記第２の犠牲膜の異方性
エッチングを行い、該第２の犠牲膜に垂直でかつ深い凹
部を形成する工程と、（ｈ）前記凹部を埋め込み、前記
第１の蓄積電極に接続される第２の蓄積電極を形成する
工程と、（ｉ）前記第１及び第２の犠牲膜を除去する工
程とを順に施すことを特徴とする半導体記憶装置のキャ
パシタの蓄積電極の製造方法。 - 【請求項７】（ａ）基板上に層間絶縁膜、ストッパー
膜、犠牲膜を順次形成する工程と、（ｂ）セルコンタク
トホールを形成する工程と、（ｃ）該セルコンタクトホ
ールを埋め込む第１の蓄積電極を形成する工程と、
（ｄ）粒状の粗面多結晶シリコンを生成する工程と、
（ｅ）イオン注入を行う工程と、（ｆ）熱処理を行う工
程と、（ｇ）前記イオン注入及び熱処理を行った粗面多
結晶シリコンをマスクとして前記犠牲膜の異方性エッチ
ングを行い、該犠牲膜に垂直でかつ深い凹部を形成する
工程と、（ｈ）前記凹部が完全に埋め込まれないよう
に、前記犠牲膜の表面に第２の蓄積電極を形成する工程
と、（ｉ）前記犠牲膜を除去する工程とを順に施すこと
を特徴とする半導体記憶装置のキャパシタの蓄積電極の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6181690A JPH0846154A (ja) | 1994-08-03 | 1994-08-03 | 半導体記憶装置のキャパシタの蓄積電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6181690A JPH0846154A (ja) | 1994-08-03 | 1994-08-03 | 半導体記憶装置のキャパシタの蓄積電極の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846154A true JPH0846154A (ja) | 1996-02-16 |
Family
ID=16105173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6181690A Withdrawn JPH0846154A (ja) | 1994-08-03 | 1994-08-03 | 半導体記憶装置のキャパシタの蓄積電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846154A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752486A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une structure de condensateur pour un dispositif de memoire a semiconducteurs |
| FR2752487A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une electrode de condensateur pour un dispositif a semiconducteurs |
| FR2752493A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur du type en arbre |
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| KR100475713B1 (ko) * | 2002-03-20 | 2005-03-10 | 나이트라이드 세마이컨덕터스 코포레이션, 리미티드 | 반도체 표면을 거칠게 하는 방법 |
| US6977210B1 (en) * | 2004-06-08 | 2005-12-20 | Nanya Technology Corporation | Method for forming bit line contact hole/contact structure |
-
1994
- 1994-08-03 JP JP6181690A patent/JPH0846154A/ja not_active Withdrawn
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