JP3432644B2 - メモリキャパシタおよびメモリキャパシタの形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリキャパシタの
形成方法に関する。

【０００２】

【従来の技術】ＤＲＡＭにおいて、メモリキャパシタの
容量を増大させるための構造として円筒型のスタックト
キャパシタが提案されている。

【０００３】円筒型のスタックトキャパシタを形成する
場合、従来は、基板にメモリトランジスタとして形成し
たＭＯＳトランジスタを層間絶縁膜で覆い、この層間絶
縁膜上にｐｏｌｙＳｉ第一層を積層する。そしてこの第
一層上にＳｉＯ₂ ダミーパターンを形成し、然る後、ダ
ミーパターン上にｐｏｌｙＳｉ第二層を積層する。次い
で異方性エッチングにより、第二層をエッチングしてダ
ミーパターン側壁にｐｏｌｙＳｉサイドウォールを形成
し、さらにこれらダミーパターン及びサイドウォールを
介し第一層をエッチングしてｐｏｌｙＳｉ下層電極を形
成する。次いでダミーパターンを除去した後、サイドウ
ォール上にキャパシタ絶縁膜及び上層電極を形成し、こ
れら下層電極、キャパシタ絶縁膜及び上層電極から成る
スタックトキャパシタを得る。

【０００４】

【発明が解決しようとする課題】しかしながら上述した
従来方法では、ｐｏｌｙＳｉ下層電極を形成した後の工
程において、例えば洗浄、熱処理或は基板搬送といった
工程において、ｐｏｌｙＳｉ下層電極の表面にＳｉＯ₂
自然酸化膜を生じる。この自然酸化膜の発生を防止する
ことは困難であり、また下層電極表面の全面にわたって
完全に自然酸化膜を除去した状態で、サイドウォールを
形成することも困難である。

【０００５】従って下層電極とサイドウォールとの間に
は不可避的に自然酸化膜が介在するので、ＳｉＯ₂ ダミ
ーパターンのエッチング除去時にＳｉＯ₂ 自然酸化膜が
エッチングされて、サイドウォールが下層電極から剥離
し易い。

【０００６】しかも従来にあっては、ダミーパターン及
びサイドウォールを介し、異方性エッチングにより、ｐ
ｏｌｙＳｉ第一層をエッチングして、ｐｏｌｙＳｉ下層
電極を形成するので、サイドウォールは、下層電極とは
下層電極の上面において密着することとなる。従ってサ
イドウォールは、下層電極から剥離すると、下層電極に
引っ掛からずにそのまま脱落してしまう。

【０００７】サイドウォールの脱落した箇所では、キャ
パシタメモリの容量を増大させることができず、従って
歩留りの低下を招く。

【０００８】この発明の目的は上述した従来の問題点を
解決するため、自然酸化膜が存在してもサイドウォール
の脱落が生じにくいメモリキャパシタの形成方法を提供
することにある。

【０００９】

【課題を解決するための手段及び作用】この目的を達成
するため、請求項１記載の発明のメモリキャパシタの形
成方法は、基板に形成したメモリトランジスタ上に層間
絶縁膜を介して設けた下層電極と、下層電極上に順次に
設けたキャパシタ絶縁膜及び上層電極とを備えて成るメ
モリキャパシタを形成するに当り、層間絶縁膜上に下層
導電性膜を形成する工程と、下層導電性膜上にダミーパ
ターンを形成する工程と、ダミーパターンを介し下層導
電性膜をエッチングして、基板に覆い被さるようなオー
バーハング状の側壁を有する下層電極突起を形成する工
程と、下層電極突起の側壁からダミーパターンの側壁に
わたってサイドウォールを形成する工程と、ダミーパタ
ーンを除去した後、サイドウォール上にキャパシタ絶縁
膜及び上層電極を形成する工程とを含んで成ることを特
徴とする。

【００１０】このような形成方法によれば、下層電極突
起の側壁は基板に覆い被さるようにオーバーハング状に
傾斜しており、このオーバーハング状の側壁にサイドウ
ォールを形成する。従って何らかの要因によって、例え
ばサイドウォールと下層電極突起との間に介在する自然
酸化膜がエッチング除去されるといった要因によって、
サイドウォールが下層電極突起から剥離するようなこと
があっても、サイドウォールはオーバーハング状の側壁
に引っ掛かるので、サイドウォールが下層電極突起から
抜け落ちるのを防止できる。

【００１１】また請求項２の発明は、基板表面に設けら
れたメモリトランジスタの上に、層間絶縁膜を介して形
成されたメモリキャパシタに関する。そして、垂直断面
が逆テーパ状且つ水平断面が円状の下層電極突起と、下
層電極突起の側面を覆い且つ下層電極突起よりも上端位
置が高くなるように形成された筒状のサイドウォールと
を有する下層電極と、サイドウォールの外側面および内
側面と下層電極突起の上面とを覆うように形成されたキ
ャパシタ絶縁膜と、キャパシタ絶縁膜の表面を覆うよう
に形成された上層電極とを備える。

【００１２】このような構成によれば、下層電極突起の
側壁は基板に覆い被さるようにオーバーハング状に傾斜
しており、このオーバーハング状の側壁に形成されたサ
イドウォールを有する。従って、製造時に、何らかの要
因によって、例えばサイドウォールと下層電極突起との
間に介在する自然酸化膜がエッチング除去されるといっ
た要因によって、サイドウォールが下層電極突起から剥
離するようなことがあっても、サイドウォールはオーバ
ーハング状の側壁に引っ掛かるので、サイドウォールが
下層電極突起から抜け落ちるのを防止できる。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【実施例】図１〜図６は請求項１記載の発明の第一実施
例の説明に供する工程図である。発明の理解を助けるた
め、以下の説明では、メモリトランジスタの形成工程の
説明と共に、この実施例のメモリキャパシタの形成工程
について説明する。

【００２０】（基板にメモリトランジスタを形成する工
程）この実施例では、メモリトランジスタ１２としてＭ
ＯＳＦＥＴを形成するものであって、ｐ−Ｓｉ基板１０
の（１００）主面１０ａに、選択酸化法（ＬＯＣＯＳ法
とも称す）によりＳｉＯ₂ フィールド酸化膜１４を形成
する（図１（Ａ））。ＳｉＯ₂ フィールド酸化膜１４
は、素子分離領域の主面１０ａ表層を覆うと共に、素子
形成予定領域の主面１０ａ表層を露出する窓１４ａを有
する。素子形成予定領域は、メモリトランジスタ１２を
形成する予定の領域である。

【００２１】次いで素子形成予定領域の主面１０ａに、
熱酸化法によりゲート絶縁膜形成用の絶縁膜１６として
ＳｉＯ₂ 膜を形成し、然る後、この絶縁膜１６上に、Ｃ
ＶＤ法によりゲート電極形成用の導電性膜１８としてド
ープトｐｏｌｙＳｉ膜を積層する（図１（Ｂ））。この
ドープトｐｏｌｙＳｉ膜が含有する不純物は、当該導電
性膜に電極としての導電性を付与するための不純物であ
る。

【００２２】次いでフォトリソ及びエッチング技術によ
り、ゲート電極形成用のドープトｐｏｌｙＳｉ導電性膜
１８をエッチングして、素子形成予定領域にドープトｐ
ｏｌｙＳｉゲート電極１２１を形成する。ゲート電極１
２１下側の主面１０ａの表層部分が、メモリトランジス
タ１２のチャネル領域１２２として機能する。然る後、
ドープトｐｏｌｙＳｉゲート電極１２１をマスクとして
異方性エッチングにより、ゲート絶縁膜形成用のＳｉＯ
₂ 絶縁膜１６をエッチングする。このエッチングによ
り、ドープトｐｏｌｙＳｉゲート電極１２１側部に隣接
するソース予定領域及びドレイン予定領域の主面１０ａ
を露出させて、ドープトｐｏｌｙＳｉゲート電極１２１
直下にＳｉＯ₂ ゲート絶縁膜１２３を形成する（図２
（Ａ））。ゲート絶縁膜１２３は、ゲート電極１２１直
下に残存させたＳｉＯ₂ 絶縁膜１６から成る。

【００２３】次いでゲート電極１２１を介しソース予定
領域及びドレイン予定領域に不純物を導入して、ゲート
電極１２１側部にソース領域１２４及びドレイン領域１
２５を形成し、メモリトランジスタ１２を得る（図２
（Ｂ））。ここでは、ソース予定領域及びドレイン予定
領域に不純物イオンを注入して、ｎ⁺ −Ｓｉソース領域
１２４及びｎ⁺ −Ｓｉドレイン領域１２５を形成する。

【００２４】メモリトランジスタ１２は、チャネル領域
１２２と、チャネル領域１２２を挟みチャネル領域１２
２に隣接させて設けたソース領域１２４及びドレイン領
域１２５と、チャネル領域１２２上に順次に設けたゲー
ト絶縁膜１２３及びゲート電極１２１とを備えて成る。

【００２５】（メモリトランジスタを層間絶縁膜で覆う
工程）次にこの実施例では、メモリトランジスタ１２上
に、ＣＶＤ法によりＳｉＯ₂ 層間絶縁膜２０を積層し
て、メモリトランジスタ１２をＳｉＯ₂ 層間絶縁膜２０
で覆う（図３（Ａ））。

【００２６】（層間絶縁膜上に下層導電性膜を形成する
工程）次にこの実施例では、ＳｉＯ₂ 層間絶縁膜２０上
に、ＣＶＤ法によりＳｉＮエッチングストッパ２２を積
層する。然る後、フォトリソ及びエッチング技術を用い
て、ＳｉＮエッチングストッパ２２及びＳｉＯ₂ 層間絶
縁膜２０にコンタクトホール２２ａ及び２０ａを形成す
る（図３（Ｂ））。コンタクトホール２２ａ及び２０ａ
を、メモリトランジスタ１２のソース領域１２４に対応
する領域に形成する。

【００２７】ＳｉＮエッチングストッパ２２は、後工程
においてダミーパターンをウエットエッチングして除去
するときに、下層電極の下側のＳｉＯ₂ 層間絶縁膜２０
がエッチングされるのを防止するためのものである。

【００２８】次いでＳｉＮエッチングストッパ２２上
に、ドープトｐｏｌｙＳｉ下層導電性膜２４を形成する
（図４（Ａ））。ドープトｐｏｌｙＳｉ下層導電性膜２
４は、コンタクトホール２２ａ及び２０ａを介し、ソー
ス領域１２４と電気的に接続する。下層導電性膜２４と
して形成するドープトｐｏｌｙＳｉ膜は、当該導電性膜
２４に電極としての導電性を付与するための不純物を含
有する。

【００２９】ここではシランガスを用いた低圧ＣＶＤ法
により膜厚２０００Å程度のアンドープｐｏｌｙＳｉ膜
を積層し、然る後、イオン打ち込みエネルギーを６０Ｋ
ｅＶ及びイオン注入量を１．０×１０¹⁶ｉｏｎｓ／ｃｍ
² として、アンドープｐｏｌｙＳｉ膜にＰイオンを注入
して、ドープトｐｏｌｙＳｉ膜を形成する。

【００３０】（下層導電性膜上にダミーパターンを形成
する工程）次にこの実施例では、ドープトｐｏｌｙＳｉ
下層導電性材料２４上に、ＣＶＤ法により、ダミーパタ
ーン形成用のパターン材料として膜厚５０００Å程度の
ＳｉＯ₂ 膜を積層する。然る後、フォトリソ及びエッチ
ング技術を用い、異方性エッチングにより、ＳｉＯ₂パ
ターン材料をエッチングして、ダミーパターン２６を形
成する（図４（Ｂ））。異方性エッチングによりダミー
パターン２６を形成するので、ダミーパターン２６の側
壁は基板１０の主面１０ａに対しほぼ垂直に切り立った
壁となる。

【００３１】主面１０ａの法線方向から見たときのダミ
ーパターン２６の形状は、円、四角形、多角形或はその
ほかの任意好適な形状とすることができるが、ここでは
円形状とする。

【００３２】（ダミーパターンを介し下層導電性膜をエ
ッチングして、基板に覆い被さるようなオーバーハング
状の側壁を有する下層電極突起を形成する工程）次にこ
の実施例では、ドライエッチングにより、ＳｉＯ₂ ダミ
ーパターング２６を介し下層導電性膜２４をエッチング
して、基板１０の主面１０ａに覆い被さるようなオーバ
ーハング状の側壁２８ａを有するドープトｐｏｌｙＳｉ
下層電極突起２８を形成する（図５（Ａ））。このよう
なオーバーハング状の側壁２８ａの形成は、ドライエッ
チングのエッチング条件例えばエッチングガスの組成を
調整することにより、達成できる。例えば、Ｃｌ₂ 及び
ＳＦ₆ の混合ガスをエッチングガスとして用いることが
できる。

【００３３】ここでは、ドープトｐｏｌｙＳｉ下層電極
突起２８は逆テーパ状（逆円錐台状）の柱状突起であ
り、従ってこの突起２８の周回り全周にわたってオーバ
ーハング状の側壁２８ａを形成している。オーバーハン
グ状の側壁２８ａと主面１０ａの法線Ｈとが成す角度α
（図５（Ａ））は、後述するサイドウォールが下層電極
突起２８から剥離したときにサイドウォールを側壁２８
に引っ掛けてサイドウォールの脱落を防止できる程度で
あればよい。

【００３４】またメモリトランジスタ１２及びメモリキ
ャパシタの配設密度を高めるため、ドープトｐｏｌｙＳ
ｉ下層電極突起２８を、主面１０ａの法線方向から見て
ソース領域１２４と重なり合う位置に形成する。下層電
極突起２８は、コンタクトホール２２ａ及び２０ａ内に
残存する下層導電性膜２４を介して、ソース領域１２４
と電気的に接続する。

【００３５】尚、後述するサイドウォールが下層電極突
起２８から剥離したときにサイドウォールを側壁２８ａ
に引っ掛けてサイドウォールの脱落を防止できるのであ
れば、下層電極突起２８の側壁２８ａの一部をオーバー
ハング状の側壁２８ａとし残りの側壁２８ａを主面１０
ａに対しほぼ垂直な壁としても良い。また場合によって
は、下層電極突起２８を、主面１０ａの法線方向から見
てソース領域１２４と重なり合わない位置に形成しても
構わない。

【００３６】次いで通常行なわれる如く洗浄処理を行な
う。この洗浄処理により、下層電極突起２８の自然酸化
膜（図示せず）が除去される。後述するサイドウォール
と下層電極突起２８との間に自然酸化膜が介在し、この
自然酸化膜がエッチングされてサイドウォールが下層電
極突起２８から剥離することがあったとしても、サイド
ウォールはオーバーハング状の側壁２８ａに引っ掛かる
のでサイドウォールが下層電極突起２８から脱落するの
を防止できる。従って下層電極突起２８の自然酸化膜を
下層電極突起２８全面にわたって完全に除去できなくて
も良い。

【００３７】（下層電極突起の側壁からダミーパターン
の側壁にわたってサイドウォールを形成する工程）次に
この実施例では、サイドウォール形成材料３０として膜
厚１０００Å程度のアンドープｐｏｌｙＳｉ膜を、低圧
ＣＶＤ法により、ダミーパターン２６上に積層する（図
５（Ｂ））。

【００３８】次いで熱処理を行なって、ドープトｐｏｌ
ｙＳｉ下層電極突起２８が含有する不純物を拡散及び活
性化させる。ここでは、ｐ−Ｓｉ基板１０を、窒素雰囲
気中に保持して８５０℃で１５分間加熱することによ
り、不純物を拡散及び活性化させる。

【００３９】次いで異方性エッチングにより、下層電極
突起２８の側壁２８ａ及びダミーパターン２６の側壁２
６ａのサイドウォール形成材料３０は残存させるように
して、サイドウォール形成材料３０をエッチング除去
し、これにより下層電極突起２８の側壁２８ａからダミ
ーパターン２６の側壁２６ａにわたってサイドウォール
３２を形成する（図６（Ａ））。サイドウォール３２
は、側壁２８ａ及び２６ａに残存させたサイドウォール
形成材料３０から成る。

【００４０】尚、下層電極突起２８の不純物を拡散及び
活性化させるための熱処理によって、下層電極突起２８
の側壁近傍部分のサイドウォール形成材料３０にも不純
物が拡散されるので、導電性を有するサイドウォール３
２を形成でき、サイドウォール３２を下層電極として機
能させることができる。サイドウォール３２への不純物
拡散量が下層電極として機能させるには不十分な場合
は、サイドウォール３２に別途不純物を添加すれば良
い。

【００４１】（ダミーパターンを除去した後、サイドウ
ォール上にキャパシタ絶縁膜及び上層電極を形成する工
程）次にこの実施例では、下層電極突起２８及びサイド
ウォール３２は実質的にエッチングしないように、選択
的に、ダミーパターン２６をエッチング除去する（図６
（Ｂ））。

【００４２】ここでは、下層電極突起２８はドープトｐ
ｏｌｙＳｉ、サイドウォール３２はドープト若しくはア
ンンドープｐｏｌｙＳｉ、及び、ダミーパターン２８は
ＳｉＯ₂ から成るので、任意好適な組成のエッチャント
例えば希フッ酸を用いてウエットエッチングを行なうこ
とにより、ダミーパターン２８を選択的にエッチング除
去できる。

【００４３】次いでサイドウォール３２上に順次に、キ
ャパシタ絶縁膜形成用の絶縁膜３４及び上層電極形成用
の導電性膜３６を形成する（図７（Ａ））。

【００４４】ここでは、基板面全面にわたる領域上に、
低圧ＣＶＤ法により膜厚１００Å程度のＳｉＮ絶縁膜３
４を積層する。次いで、このＳｉＮ絶縁膜３４上に、低
圧ＣＶＤ法により膜厚２０００Å程度のアンドープｐｏ
ｌｙＳｉ膜を積層する。然る後、このアンドープｐｏｌ
ｙＳｉ膜に、気相拡散法により不純物を拡散させて、ド
ープトｐｏｌｙＳｉ膜から成る導電性膜３６を得る。ド
ープトｐｏｌｙＳｉ導電性膜３６は、当該膜３６に電極
としての導電性を付与するための不純物を含有する。例
えば、ＰＯＣｌ₃ の蒸気中にｐ−Ｓｉ基板１０を保持し
て、気相拡散により、ＰをアンドープｐｏｌｙＳｉ膜中
に拡散させて、ドープトｐｏｌｙＳｉ導電性膜３６を形
成すれば良い。

【００４５】次いでホトリソ及びエッチング技術を用い
て、ドープトｐｏｌｙＳｉ導電性膜３６及びＳｉＮ絶縁
膜３４を順次にエッチングして、ドープトｐｏｌｙＳｉ
上層電極３８及びＳｉＮキャパシタ絶縁膜４０を形成
し、メモリキャパシタ４２を得る（図７（Ｂ））。

【００４６】メモリキャパシタ４２は、基板１０に形成
したメモリトランジスタ１２上に層間絶縁膜２０を介し
て設けた下層電極突起２８と、この下層電極突起２８上
に順次に設けたキャパシタ絶縁膜４０及び上層電極３８
とを備えて成る。

【００４７】この実施例によれば、下層電極突起２８は
逆円錐台状の柱状突起であり、従って下層電極突起２８
はその側壁まわり全周にわたってオーバーハング状の側
壁２８ａを有する。これがため、ダミーパターン２６の
エッチング除去の際に、サイドウォール３２と下層電極
突起２８の側壁２８ａとの間に介在する自然酸化膜がエ
ッチングされて、サイドウォール３２が側壁２８ａから
剥離することがあったとしても、サイドウォール３２は
オーバーハング状の側壁２８ａに引っ掛かるのでサイド
ウォール３２が側壁２８ａから抜け落ちるのを防止でき
る。これがためメモリキャパシタ４２を歩留り良く形成
できる。

【００４８】図８〜図１０は請求項１記載の発明の第二
実施例の説明に供する工程図である。以下に述べる第二
実施例の説明では、主として上述した請求項１記載の発
明の第一実施例と相違する点につき説明し、上述した請
求項１記載の発明の第一実施例と同様の点についてはそ
の詳細な説明を省略する。

【００４９】層間絶縁膜２０上に下層導電性膜２４を形
成する工程までは、上述した請求項１記載の発明の第一
実施例と同様である。

【００５０】（下層導電性膜上にダミーパターンを形成
する工程）この実施例では、下層導電性材料２４側から
順次に配置した第一層２６１及び第二層２６２から成る
２層構造のダミーパターン２６を形成する（図８
（Ａ））。

【００５１】ここではＣＶＤ法により、ドープトｐｏｌ
ｙＳｉ下層導電性膜２４上に順次に、膜厚５０００Å程
度のＮＳＧ（Ｎｏｎｅｄｏｐｅ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）第一層形成材料及び膜厚５００Å程度のＳｉ
Ｎ第二層形成材料を積層し、然る後、フォトリソ及びエ
ッチング技術を用い、異方性エッチングによりＳｉＮ第
二層形成材料及びＮＳＧ第一層形成材料をエッチングし
て、ＳｉＮ第二層２６２及びＮＳＧ第一層２６１から成
る２層構造のダミーパターン２６を得る。

【００５２】異方性エッチングにより、ＳｉＮ第二層２
６２及びＮＳＧ第一層２６１を形成するので、これら各
層２６２及び２６１の側壁は基板１０の主面１０ａに対
しほぼ垂直に切り立った壁となる。

【００５３】（ダミーパターンを介し下層導電性膜をエ
ッチングして、基板に覆い被さるようなオーバーハング
状の側壁を有する下層電極突起を形成する工程）次にこ
の実施例では、２層構造のダミーパターング２６を介し
て、ドライエッチングによりドープトｐｏｌｙＳｉ下層
導電性膜２４をエッチングして、ｐ−Ｓｉ基板１０の主
面１０ａに覆い被さるようなオーバーハング状の側壁２
８ａを有するドープトｐｏｌｙＳｉ下層電極突起２８を
形成する（図８（Ｂ））。

【００５４】次にこの実施例では、ダミーパターン２６
のＳｉＮ第二層２６２をマスクに用いて、ＮＳＧ第一層
２６１をアンダーカットして、ダミーパターン２６の側
壁２６ａに凹部２６ｂを形成する（図９（Ａ））。ここ
では、ふっ酸をエッチャントに用いたウエットエッチン
グにより、ＮＳＧ第一層２６１をアンダーカットする。

【００５５】（下層電極突起の側壁からダミーパターン
の側壁にわたってサイドウォールを形成する工程）次に
この実施例では、アンドープｐｏｌｙＳｉサイドウォー
ル形成材料３０を、２層構造のダミーパターン２６上に
積層する（図９（Ｂ））。

【００５６】次いで熱処理を行なって、ドープトｐｏｌ
ｙＳｉ下層電極突起２８が含有する不純物を拡散及び活
性化させる。

【００５７】次いで異方性エッチングにより、ドープト
ｐｏｌｙＳｉ下層電極突起２８の側壁２８ａ及びダミー
パターン２６の側壁２６ａのサイドウォール形成材料３
０は残存させるようにして、サイドウォール形成材料３
０をエッチング除去し、これにより下層電極突起２８の
側壁２８ａからダミーパターン２６の側壁２６ａにわた
ってサイドウォール３２を形成する（図１０（Ａ））。

【００５８】上述したようにダミーパターン２６の側壁
２６ａには凹部２６ｂを形成してあるので、この凹部２
６ｂに対応する箇所で湾曲したサイドウォール３２を形
成できる。

【００５９】（ダミーパターンを除去した後、サイドウ
ォール上にキャパシタ絶縁膜及び上層電極を形成する工
程）次にこの実施例では、下層電極突起２８及びサイド
ウォール３２は実質的にエッチングしないように、選択
的に、ダミーパターン２６をエッチング除去する（図１
０（Ｂ））。

【００６０】ここでは、ダミーパターン２６のＳｉＮ第
一層２６１を、りん酸をエッチャントに用いたウエット
エッチングによりエッチング除去し、然る後、ダミーパ
ターン２６のＮＳＧ第二層２６２を、ふっ酸をエッチャ
ントに用いたウエットエッチングによりエッチング除去
する。

【００６１】次いで図示せずも、ＳｉＯ₂ サイドウォー
ル３２上に順次に、キャパシタ絶縁膜形成用のＳｉＮ絶
縁膜及び上層電極形成用のドープトｐｏｌｙＳｉ導電性
膜を形成し、然る後、これらドープトｐｏｌｙＳｉ導電
性膜及びＳｉＮ絶縁膜を順次にエッチングして、ドープ
トｐｏｌｙＳｉ上層電極及びＳｉＮキャパシタ絶縁膜を
形成する。

【００６２】この実施例によれば、下層電極突起２８は
逆円錐台状の柱状突起であり、従って下層電極突起２８
はその側壁まわり全周にわたってオーバーハング状の側
壁２８ａを有する。これがため、ダミーパターン２６の
エッチング除去の際に、サイドウォール３２と下層電極
突起２８の側壁２８ａとの間に介在する自然酸化膜がエ
ッチングされて、サイドウォール３２が側壁２８ａから
剥離することがあったとしても、サイドウォール３２は
オーバーハング状の側壁２８ａに引っ掛かるのでサイド
ウォール３２が側壁２８ａから抜け落ちるのを防止でき
る。これがためメモリキャパシタ４２を歩留り良く形成
できる。

【００６３】さらにこの実施例によれば、ダミーパター
ン２６の側壁２６ａに凹部２６ｂを形成し、この凹部２
６ｂに対応する箇所で湾曲したサイドウォール３２を形
成する。従ってこの湾曲したサイドウォール３２上にキ
ャパシタ絶縁膜及び上層電極を形成することにより、キ
ャパシタ面積が増大し、これがためより一層キャパシタ
容量を増大させることができる。

【００６４】図１１〜図１３は請求項１記載の発明の第
三実施例の説明に供する工程図である。以下に述べる第
三実施例の説明では、主として上述した請求項１記載の
発明の第一実施例と相違する点につき説明し、上述した
請求項１記載の発明の第一実施例と同様の点については
その詳細な説明を省略する。

【００６５】層間絶縁膜２０上に下層導電性膜２４を形
成する工程までは、上述した請求項１記載の発明の第一
実施例と同様である。

【００６６】（下層導電性膜上にダミーパターンを形成
する工程）この実施例では、下層導電性膜２４上に、エ
ッチングレートの異なる第一層形成材料及び第二層形成
材料を交互に積層し、これら形成材料をエッチングし
て、第一層４４１及び第二層４４２を順次に形成し、こ
れら第一層４４１及び第二層４４２から成る多層構造の
ダミーパターン４４を形成する。第一層形成材料及び第
二層形成材料のエッチングレートの差を利用することに
より、側壁４４ａに凹部４４ｂを有するダミーパターン
４４を形成する。

【００６７】ここでは、ドープトｐｏｌｙＳｉ下層導電
性膜２４上に順次に、ＮＳＧ第一層形成材料、ＰＳＧ
（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）第
二層形成材料及びＮＳＧ第一層形成材料を積層する。然
る後、フォトリソ及びエッチング技術によりこれら形成
材料をエッチングして、ＮＳＧ第一層４４１、ＰＳＧ第
二層４４２及びＮＳＧ第一層４４１を順次に形成し、こ
れらＮＳＧ第一層４４１及びＰＳＧ第二層４４２から成
る３層構造のダミーパターン４４を形成する（１１
（Ａ））。このエッチングは自然酸化膜の除去も兼ね
る。

【００６８】エッチャントとして例えばフッ酸を用いた
ウエットエッチングでは、ＰＳＧ第二層形成材料のエッ
チングレートはＮＳＧ第一層形成材料のエッチングレー
トよりも速くなるので、側壁４４ａに凹部４４ｂを有す
るダミーパターン４４を形成できる。

【００６９】ダミーパターン４４の形状従って第一層４
４１及び第二層４４２の形状を、主面１０ａの法線方向
から見て円形状とする。

【００７０】尚、ダミーパターン４４の第一層４４１及
び第二層４４２の積層個数はそれぞれ、少なくとも１個
とすることができる。

【００７１】（ダミーパターンを介し下層導電性膜をエ
ッチングして、基板に覆い被さるようなオーバーハング
状の側壁を有する下層電極突起を形成する工程）次にこ
の実施例では、ダミーパターン４４を介して、ドライエ
ッチングによりドープトｐｏｌｙＳｉ下層導電性膜２４
をエッチングして、ｐ−Ｓｉ基板１０の主面１０ａに覆
い被さるようなオーバーハング状の側壁２８ａを有する
ドープトｐｏｌｙＳｉ下層電極突起２８を形成する（図
１１（Ｂ））。

【００７２】（下層電極突起の側壁からダミーパターン
の側壁にわたってサイドウォールを形成する工程）次に
この実施例では、アンドープｐｏｌｙＳｉサイドウォー
ル形成材料４８を、ダミーパターン４４上に積層する
（図１２（Ａ））。

【００７３】次いで熱処理を行なって、ドープトｐｏｌ
ｙＳｉ下層電極突起２８が含有する不純物を拡散及び活
性化させる。

【００７４】次いで異方性エッチングにより、ドープト
ｐｏｌｙＳｉ下層電極突起２８の側壁２８ａ及びダミー
パターン４４の側壁４４ａのサイドウォール形成材料４
８は残存させるようにして、サイドウォール形成材料４
８をエッチング除去し、これにより下層電極突起２８の
側壁２８ａからダミーパターン４４の側壁４４ａにわた
ってサイドウォール５０を形成する（図１３）。

【００７５】上述したようにダミーパターン４４の側壁
４４ａには凹部４４ｂを形成してあるので、この凹部４
４ｂに対応する箇所に凸部を有するサイドウォール５０
を形成できる。

【００７６】（ダミーパターンを除去した後、サイドウ
ォール上にキャパシタ絶縁膜及び上層電極を形成する工
程）次にこの実施例では、下層電極突起２８及びサイド
ウォール５０は実質的にエッチングしないように、選択
的に、ダミーパターン４４をエッチング除去する（図１
３（Ｂ））。

【００７７】ここでは、ダミーパターン４４のＮＳＧ第
一層４４１及びＰＳＧ第二層４４２を、ふっ酸をエッチ
ャントに用いたウエットエッチングによりエッチング除
去する。

【００７８】次いで図示せずも、サイドウォール５０上
に順次に、キャパシタ絶縁膜形成用のＳｉＮ絶縁膜及び
上層電極形成用のドープトｐｏｌｙＳｉ導電性膜を形成
し、然る後、これらドープトｐｏｌｙＳｉ導電性膜及び
ＳｉＮ絶縁膜を順次にエッチングして、ドープトｐｏｌ
ｙＳｉ上層電極及びＳｉＮキャパシタ絶縁膜を形成す
る。

【００７９】この実施例によれば、下層電極突起２８は
逆円錐台状の柱状突起であり、従って下層電極突起２８
はその側壁まわり全周にわたってオーバーハング状の側
壁２８ａを有する。これがため、ダミーパターン４４の
エッチング除去の際に、サイドウォール５０と下層電極
突起２８の側壁２８ａとの間に介在する自然酸化膜がエ
ッチングされて、サイドウォール５０が側壁２８ａから
剥離することがあったとしても、サイドウォール５０は
オーバーハング状の側壁２８ａに引っ掛かるのでサイド
ウォール５０が側壁２８ａから抜け落ちるのを防止でき
る。これがためメモリキャパシタを歩留り良く形成でき
る。

【００８０】さらにこの実施例によれば、ダミーパター
ン４４の側壁４４ａに凹部４４ｂを形成し、この凹部４
４ｂに対応する箇所に凸部を有するサイドウォール５０
を形成する。従ってこの凸部を有するサイドウォール５
０上にキャパシタ絶縁膜及び上層電極を形成することに
より、キャパシタ面積が増大し、これがためより一層キ
ャパシタ容量を増大させることができる。

【００８１】図１４〜図１８は他の実施例の説明に供す
る工程図である。基板にメモリトランジスタを形成する
工程は第一実施例と同様であるので、その説明を省略す
る。

【００８２】（メモリトランジスタを層間絶縁膜で覆う
工程）この実施例では、メモリトランジスタ１２上に、
ＣＶＤ法によりＳｉＯ₂ 層間絶縁膜２０を積層して、メ
モリトランジスタ１２をＳｉＯ₂ 層間絶縁膜２０で覆う
（図１４（Ａ））。

【００８３】（層間絶縁膜上にｐｏｌｙＳｉ下層導電性
膜を形成する工程）次にこの実施例では、ＳｉＯ₂ 層間
絶縁膜２０上に、ＣＶＤ法によりＳｉＮエッチングスト
ッパ２２を積層する。然る後、フォトリソ及びエッチン
グ技術を用いて、ＳｉＮエッチングストッパ２２及びＳ
ｉＯ₂ 層間絶縁膜２０にコンタクトホール２２ａ及び２
０ａを形成する（図１４（Ｂ））。コンタクトホール２
２ａ及び２０ａを、メモリトランジスタ１２のソース領
域１２４に対応する領域に形成する。

【００８４】ＳｉＮエッチングストッパ２２は、後工程
においてドープトｐｏｌｙＳｉ下層導電性膜２４をドラ
イエッチングして下層電極突起を形成するときに、Ｓｉ
Ｏ₂層間絶縁膜２０がドライエッチングされるのを防止
するためのものである。

【００８５】次いでＳｉＮエッチングストッパ２２上
に、ドープトｐｏｌｙＳｉ下層導電性膜２４を形成する
（図１５（Ａ））。ドープトｐｏｌｙＳｉ下層導電性膜
２４は、コンタクトホール２２ａ及び２０ａを介し、ソ
ース領域１２４と電気的に接続する。下層導電性膜２４
として形成するドープトｐｏｌｙＳｉ膜は、当該導電性
膜２４に電極としての導電性を付与するための不純物を
含有する。

【００８６】ここではシランガスを用いた低圧ＣＶＤ法
により膜厚２０００Å程度のアンドープｐｏｌｙＳｉ膜
を積層し、然る後、イオン打ち込みエネルギーを６０Ｋ
ｅＶ及びイオン注入量を１．０×１０¹⁶ｉｏｎｓ／ｃｍ
² として、アンドープｐｏｌｙＳｉ膜にＰイオンを注入
して、ドープトｐｏｌｙＳｉ膜を形成する。

【００８７】（ｐｏｌｙＳｉ下層導電性膜上にダミーパ
ターンを形成する工程）次にこの実施例では、ドープト
ｐｏｌｙＳｉ下層導電性材料２４上に、ＣＶＤ法によ
り、ダミーパターン形成用のパターン材料として膜厚５
０００Å程度のＳｉＯ₂ 膜を積層する。然る後、フォト
リソ及びエッチング技術を用い、異方性エッチングによ
り、ＳｉＯ₂ パターン材料をエッチングして、ダミーパ
ターン２６を形成する（図１５（Ｂ））。異方性エッチ
ングによりダミーパターン２６を形成するので、ダミー
パターン２６の側壁は基板１０の主面１０ａに対しほぼ
垂直に切り立った壁となる。

【００８８】主面１０ａの法線方向から見たときのダミ
ーパターン２６の形状は、円、四角形、多角形或はその
ほかの任意好適な形状とすることができるが、ここでは
円形状とする。

【００８９】（ダミーパターンを介しｐｏｌｙＳｉ下層
導電性膜をエッチングして、ｐｏｌｙＳｉ下層電極突起
を形成する工程）次にこの実施例では、異方性エッチン
グにより、ＳｉＯ₂ ダミーパターング２６を介しドープ
トｐｏｌｙＳｉ下層導電性膜２４をエッチングして、ド
ープトｐｏｌｙＳｉ下層電極突起２８を形成する（図１
６（Ａ））。

【００９０】異方性エッチングにより、ドープトｐｏｌ
ｙＳｉ下層電極突起２８を形成するので、下層電極突起
２８の側壁２８ａは基板１０の主面１０ａに対しほぼ垂
直に切り立った形状となる。

【００９１】メモリトランジスタ１２及びメモリキャパ
シタの配設密度を高めるため、ドープトｐｏｌｙＳｉ下
層電極突起２８を、主面１０ａの法線方向から見てソー
ス領域１２４と重なり合う位置に形成する。下層電極突
起２８は、コンタクトホール２２ａ及び２０ａ内に残存
する下層導電性膜２４を介して、ソース領域１２４と電
気的に接続する。

【００９２】尚、場合によっては、下層電極突起２８
を、主面１０ａの法線方向から見てソース領域１２４と
重なり合わない位置に形成しても構わない。

【００９３】次いで通常行なわれる如く洗浄処理を行な
う。この洗浄処理により、下層電極突起２８の自然酸化
膜（図示せず）が除去される。尚、下層電極突起２８の
側壁２８ａの自然酸化膜を、側壁２８ａ全面にわたって
完全に除去できなくても良い。

【００９４】（ダミーパターン上にアモルファスＳｉサ
イドウォール形成材料を形成する工程）次にこの実施例
では、ダミーパターン２６上に、低圧ＣＶＤ法により、
膜厚１０００Å程度のノンドープアモルファスＳｉサイ
ドウォール形成材料４６を積層する（図１６（Ｂ））。
成膜温度は５６０℃程度とする。

【００９５】（アモルファスＳｉサイドウォール形成材
料を結晶化する工程）次にこの実施例では、熱処理を行
なってアモルファスＳｉサイドウォール形成材料４６を
結晶化（多結晶化或は再結晶化）して、ｐｏｌｙＳｉサ
イドウォール形成材料４８を形成する（図１７
（Ａ））。

【００９６】ここではｐｏｌｙＳｉサイドウォール形成
材料４８を形成するための熱処理はドープトｐｏｌｙＳ
ｉ下層電極突起２８が含有する不純物を拡散及び活性化
させるための熱処理を兼ねる。例えばｐ−Ｓｉ基板１０
を、窒素雰囲気中に保持して８５０℃で１５分間加熱す
ることにより熱処理を行なって、ｐｏｌｙＳｉサイドウ
ォール形成材料４８の形成と不純物の拡散及び活性化と
を行なう。

【００９７】アモルファスＳｉサイドウォール形成材料
４６を結晶化することにより、ドープトｐｏｌｙＳｉ下
層電極突起２８と一体化したｐｏｌｙＳｉサイドウォー
ル形成材料４８を形成でき、従って下層電極突起２８と
サイドウォール形成材料４８との密着性を向上できる。

【００９８】尚、熱処理によって、下層電極突起２８に
対応する部分のサイドウォール形成材料４８にも不純物
が拡散されるので、後述するサイドウォール５０として
導電性を有するサイドウォールを形成できる。サイドウ
ォール形成材料４８を形成するための熱処理と、下層電
極突起２８が含有する不純物を拡散及び活性化させるた
めの熱処理とはそれぞれ別工程で行なうようにしても良
い。

【００９９】（サイドウォール形成材料をダミーパター
ンを介しエッチングしてｐｏｌｙＳｉ下層電極突起の側
壁からダミーパターンの側壁にわたってサイドウォール
を形成する工程）次にこの実施例では、異方性エッチン
グにより、下層電極突起２８の側壁２８ａ及びダミーパ
ターン２６の側壁２６ａのサイドウォール形成材料４８
は残存させるようにして、サイドウォール形成材料４８
をエッチング除去し、これにより下層電極突起２８の側
壁２８ａからダミーパターン２６の側壁２６ａにわたっ
てサイドウォール５０を形成する（図１７（Ｂ））。サ
イドウォール５０は、側壁２８ａ及び２６ａに残存させ
たサイドウォール形成材料４８から成る。

【０１００】（ダミーパターンを除去する工程）次にこ
の実施例では、下層電極突起２８及びサイドウォール５
０は実質的にエッチングしないように、選択的に、ダミ
ーパターン２６をエッチング除去する（図１８
（Ａ））。

【０１０１】ここでは、下層電極突起２８はドープトｐ
ｏｌｙＳｉ、サイドウォール５０はドープト若しくはア
ンンドープｐｏｌｙＳｉ、及び、ダミーパターン２８は
ＳｉＯ₂ から成るので、任意好適な組成のエッチャント
例えばフッ酸を用いてウエットエッチングを行なうこと
により、ダミーパターン２８を選択的にエッチング除去
できる。

【０１０２】（ダミーパターンの除去後、サイドウォー
ル上にキャパシタ絶縁膜及び上層電極を形成する工程）
次にこの実施例では、サイドウォール５０上に順次に、
キャパシタ絶縁膜形成用の絶縁膜３４及び上層電極形成
用の導電性膜３６を形成する（図１９（Ａ））。

【０１０３】ここでは、サイドウォール５０上に、低圧
ＣＶＤ法により膜厚１００Å程度のＳｉＮ絶縁膜３４を
積層する。次いで、このＳｉＮ絶縁膜３４上に、低圧Ｃ
ＶＤ法により膜厚２０００Å程度のアンドープｐｏｌｙ
Ｓｉ膜を積層する。然る後、このアンドープｐｏｌｙＳ
ｉ膜に、気相拡散法により不純物を拡散させて、ドープ
トｐｏｌｙＳｉ膜から成る導電性膜３６を得る。ドープ
トｐｏｌｙＳｉ導電性膜３６は、当該膜３６に電極とし
ての導電性を付与するための不純物を含有する。例え
ば、ＰＯＣｌ₃ の蒸気中にｐ−Ｓｉ基板１０を保持し
て、気相拡散により、ＰをアンドープｐｏｌｙＳｉ膜中
に拡散させて、ドープトｐｏｌｙＳｉ導電性膜３６を形
成すれば良い。

【０１０４】次いでホトリソ及びエッチング技術を用い
て、ドープトｐｏｌｙＳｉ導電性膜３６及びＳｉＮ絶縁
膜３４を順次にエッチングして、ドープトｐｏｌｙＳｉ
上層電極３８及びＳｉＮキャパシタ絶縁膜４０を形成
し、メモリキャパシタ５２を得る（図１９）。

【０１０５】メモリキャパシタ５２は、基板１０に形成
したメモリトランジスタ１２上に層間絶縁膜２０を介し
て設けた下層電極突起２８と、この下層電極突起２８上
に順次に設けたキャパシタ絶縁膜４０及び上層電極３８
とを備えて成る。

【０１０６】この実施例によれば、ダミーパターン２６
上にアモルファスＳｉサイドウォール形成材料４６を積
層した後、アモルファスＳｉサイドウォール形成材料４
６を結晶化してｐｏｌｙＳｉサイドウォール形成材料４
８を形成するので、ｐｏｌｙＳｉサイドウォール形成材
料４８と下層電極突起２８との密着強度を高めることが
できる。従ってこのｐｏｌｙＳｉサイドウォール形成材
料４８を異方性エッチングによりエッチングしてサイド
ウォール５０を形成することにより、下層電極突起２８
との密着強度の高いサイドウォール５０を得ることがで
きる。これがためサイドウォール５０は、下層電極突起
２８から剥離しにくくなるので、メモリキャパシタ５２
を歩留り良く形成できる。

【０１０７】尚、この実施例では主面１０ａに対し垂直
に切り立った形状の側壁２８ａを有する下層電極突起２
８を形成するようにしたが、これに代えて請求項１記載
の発明の第一実施例と同様に、基板１０の主面１０ａに
覆い被さるようなオーバーハング状の側壁２８ａを有す
る下層電極突起２８を形成するようにしても良い。オー
バーハング状とすることにより、より一層の歩留り向上
を望める。このようなオーバーハング状の側壁２８ａの
形成は、ドライエッチングのエッチング条件例えばエッ
チングガスの組成を調整することにより、達成できる。

【０１０８】この場合にも、ドープトｐｏｌｙＳｉ下層
電極突起２８は逆テーパ状（逆円錐台状）の柱状突起と
し、この突起２８の周回り全周にわたってオーバーハン
グ状の側壁２８ａを形成するのが好ましい。オーバーハ
ング状の側壁２８ａと主面１０ａの法線Ｈとが成す角度
α（図５（Ａ）参照）は、サイドウォール５０が下層電
極突起２８から剥離したときにサイドウォールを側壁２
８に引っ掛けてサイドウォールの脱落を防止できる程度
であれば良い。

【０１０９】またサイドウォール５０が下層電極突起２
８から剥離したときにサイドウォールを側壁２８ａに引
っ掛けてサイドウォールの脱落を防止できるのであれ
ば、下層電極突起２８の側壁２８ａの一部をオーバーハ
ング状の側壁２８ａとし残りの側壁２８ａを主面１０ａ
に対しほぼ垂直な壁としても良い。

【０１１０】発明は上述した実施例にのみ限定されるも
のではなく、従って各構成成分の形成材料、形成方法、
積層個数、寸法、形状或はそのほかの条件を、発明の趣
旨の範囲内で任意好適に変更できる。

【０１１１】

【発明の効果】上述した説明からも明らかなように、請
求項１記載の発明のメモリキャパシタの形成方法によれ
ば、下層電極突起の側壁は基板に覆い被さるようにオー
バーハング状に傾斜しており、このオーバーハング状の
側壁にサイドウォールを形成する。従ってサイドウォー
ルが下層電極突起から剥離するようなことがあっても、
サイドウォールはオーバーハング状の側壁に引っ掛かる
ので、サイドウォールが下層電極突起から抜け落ちるの
を防止できる。これがためメモリキャパシタの歩留りを
向上できる。

【０１１２】

【図面の簡単な説明】

【図１】（Ａ）及び（Ｂ）は請求項１記載の発明の第一
実施例の説明に供する工程図である。

【図２】（Ａ）及び（Ｂ）は請求項１記載の発明の第一
実施例の説明に供する工程図である。

【図３】（Ａ）及び（Ｂ）は請求項１記載の発明の第一
実施例の説明に供する工程図である。

【図４】（Ａ）及び（Ｂ）は請求項１記載の発明の第一
実施例の説明に供する工程図である。

【図５】（Ａ）及び（Ｂ）は請求項１記載の発明の第一
実施例の説明に供する工程図である。

【図６】（Ａ）及び（Ｂ）は請求項１記載の発明の第一
実施例の説明に供する工程図である。

【図７】（Ａ）及び（Ｂ）は請求項１記載の発明の第一
実施例の説明に供する工程図である。

【図８】（Ａ）及び（Ｂ）は請求項１記載の発明の第二
実施例の説明に供する工程図である。

【図９】（Ａ）及び（Ｂ）は請求項１記載の発明の第二
実施例の説明に供する工程図である。

【図１０】（Ａ）及び（Ｂ）は請求項１記載の発明の第
二実施例の説明に供する工程図である。

【図１１】（Ａ）及び（Ｂ）は請求項１記載の発明の第
三実施例の説明に供する工程図である。

【図１２】（Ａ）及び（Ｂ）は請求項１記載の発明の第
三実施例の説明に供する工程図である。

【図１３】請求項１記載の発明の第三実施例の説明に供
する工程図である。

【図１４】（Ａ）及び（Ｂ）は請求項２記載の発明の実
施例の説明に供する工程図である。

【図１５】（Ａ）及び（Ｂ）は請求項２記載の発明の実
施例の説明に供する工程図である。

【図１６】（Ａ）及び（Ｂ）は請求項２記載の発明の実
施例の説明に供する工程図である。

【図１７】（Ａ）及び（Ｂ）は請求項２記載の発明の実
施例の説明に供する工程図である。

【図１８】（Ａ）及び（Ｂ）は請求項２記載の発明の実
施例の説明に供する工程図である。

【図１９】請求項２記載の発明の実施例の説明に供する
工程図である。

【符号の説明】

１２：メモリトランジスタ ２０：層間絶縁膜 ２６、４４：ダミーパターン ２８：下層電極突起 ２８ａ：オーバーハング状の側壁 ３２、５０：サイドウォール ３８：上層電極 ４０：キャパシタ絶縁膜 ４２、５２：メモリキャパシタ ４６：アモルファスＳｉサイドウォール形成材料 ４８：ｐｏｌｙＳｉサイドウォール形成材料

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 基板に形成したメモリトランジスタ上に
   層間絶縁膜を介して設けた下層電極と、該下層電極上に
   順次に設けたキャパシタ絶縁膜及び上層電極とを備えて
   成るメモリキャパシタを形成するに当り、 層間絶縁膜上に下層導電性膜を形成する工程と、 前記下層導電性膜上にダミーパターンを形成する工程
   と、 前記ダミーパターンを介し下層導電性膜をエッチングし
   て、前記基板に覆い被さるようなオーバーハング状の側
   壁を有する下層電極突起を形成する工程と、 前記下層電極突起の側壁からダミーパターンの側壁にわ
   たってサイドウォールを形成する工程と、 ダミーパターンを除去した後、サイドウォール上にキャ
   パシタ絶縁膜及び上層電極を形成する工程とを含んで成
   ることを特徴とするメモリキャパシタの形成方法。
2. 【請求項２】 基板表面に設けられたメモリトランジス
   タの上に、層間絶縁膜を介して形成されたメモリキャパ
   シタにおいて、 垂直断面が逆テーパ状且つ水平断面が円状の下層電極突
   起と、前記下層電極突起の側面を覆い且つ前記下層電極
   突起よりも上端位置が高くなるように形成された筒状の
   サイドウォールとを有する下層電極と、 前記サイドウォールの外側面および内側面と前記下層電
   極突起の上面とを覆うように形成されたキャパシタ絶縁
   膜と、 前記キャパシタ絶縁膜の表面を覆うように形成された上
   層電極と、 を備えることを特徴とするメモリキャパシタ。