JPH05136364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05136364A JPH05136364A JP3299280A JP29928091A JPH05136364A JP H05136364 A JPH05136364 A JP H05136364A JP 3299280 A JP3299280 A JP 3299280A JP 29928091 A JP29928091 A JP 29928091A JP H05136364 A JPH05136364 A JP H05136364A
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Abstract
(57)【要約】
【目的】半導体よりなる電極を備えたスタックトキャパ
シタを有する半導体装置の製造方法に関し、段差やキャ
パシタ形成領域の広がりを押さえてスタックトキャパシ
タの容量を増大させることを目的とする。 【構成】半導体基板１の上に非晶質又は多結晶の半導体
膜10を成長する工程と、前記半導体膜10の上面にハロゲ
ン又はハロゲン化合物を注入した後に、熱処理を行って
前記半導体膜10の内部にバブル11を形成する工程と、前
記バブル11の上部に達するまで前記半導体膜10をエッチ
バックして、前記半導体膜11の上面に凹凸を形成する工
程と、上面に凹凸を有する前記半導体膜11をパターニン
グして、キャパシタ用の第一の電極10を形成する工程
と、前記第一の電極10の表面にキャパシタ用の誘電体膜
13を形成する工程と、前記誘電体膜13の上にキャパシタ
用の第二の電極14を形成する工程とを含み構成する。
シタを有する半導体装置の製造方法に関し、段差やキャ
パシタ形成領域の広がりを押さえてスタックトキャパシ
タの容量を増大させることを目的とする。 【構成】半導体基板１の上に非晶質又は多結晶の半導体
膜10を成長する工程と、前記半導体膜10の上面にハロゲ
ン又はハロゲン化合物を注入した後に、熱処理を行って
前記半導体膜10の内部にバブル11を形成する工程と、前
記バブル11の上部に達するまで前記半導体膜10をエッチ
バックして、前記半導体膜11の上面に凹凸を形成する工
程と、上面に凹凸を有する前記半導体膜11をパターニン
グして、キャパシタ用の第一の電極10を形成する工程
と、前記第一の電極10の表面にキャパシタ用の誘電体膜
13を形成する工程と、前記誘電体膜13の上にキャパシタ
用の第二の電極14を形成する工程とを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、半導体からなる電極を備えたス
タックトキャパシタを有する半導体装置の製造方法に関
する。
に関し、より詳しくは、半導体からなる電極を備えたス
タックトキャパシタを有する半導体装置の製造方法に関
する。
【０００２】ＤＲＡＭの高集積化には素子の微細化と低
消費電力化が課題である。近年、特に１６Ｍbit 以降の
ＤＲＡＭのスタックトセルの３次元効果による蓄積電極
面積の増大を狙って種々の構造が提案されている。
消費電力化が課題である。近年、特に１６Ｍbit 以降の
ＤＲＡＭのスタックトセルの３次元効果による蓄積電極
面積の増大を狙って種々の構造が提案されている。
【０００３】
【従来の技術】ＤＲＡＭセル等に使用されるスタックト
キャパシタは、例えば図８(d) に示すような構造のもの
が提案されている。
キャパシタは、例えば図８(d) に示すような構造のもの
が提案されている。
【０００４】図において符号８１は、半導体基板８０に
形成された転送トランジスタであって、半導体基板８０
の上に絶縁膜８２を介して形成されたゲート電極８３
と、その両側の半導体基板８０に形成されたソース／ド
レイン（Ｓ／Ｄ）層８４、８５とを有している。また、
転送トランジスタ８１の上にはソース／ドレイン層８５
の一方に接続されるスタックトキャパシタ８６が形成さ
れている。
形成された転送トランジスタであって、半導体基板８０
の上に絶縁膜８２を介して形成されたゲート電極８３
と、その両側の半導体基板８０に形成されたソース／ド
レイン（Ｓ／Ｄ）層８４、８５とを有している。また、
転送トランジスタ８１の上にはソース／ドレイン層８５
の一方に接続されるスタックトキャパシタ８６が形成さ
れている。
【０００５】スタックトキャパシタ８６は、不純物を含
有する多結晶シリコンよりなる蓄積電極８７と、その表
面に形成されたSi3N4 、SiO2、Ta2O5 等の誘電体膜８８
と、誘電体膜８８を覆う対向電極８９を有する構造とな
っている。
有する多結晶シリコンよりなる蓄積電極８７と、その表
面に形成されたSi3N4 、SiO2、Ta2O5 等の誘電体膜８８
と、誘電体膜８８を覆う対向電極８９を有する構造とな
っている。
【０００６】なお、符号８９は、転送トランジスタ８
１、スタックトキャパシタ８６を覆う層間絶縁膜を示し
ている。次に、スタックトキャパシタ８６の製造工程
を、図８に基づいて簡単に説明する。
１、スタックトキャパシタ８６を覆う層間絶縁膜を示し
ている。次に、スタックトキャパシタ８６の製造工程
を、図８に基づいて簡単に説明する。
【０００７】まず、図８(a) に示すように、転送トラン
ジスタ８１を覆う層間絶縁膜９０にコンタクトホール９
１を形成し、一方のＳ／Ｄ層８５を露出させる。そし
て、全体に不純物を含む多結晶シリコンを形成し、これ
をフォトリソグラフィー法によりパターニングしてコン
タクトホール９１及びその周辺領域に残存させ、これを
蓄積電極８７とする。
ジスタ８１を覆う層間絶縁膜９０にコンタクトホール９
１を形成し、一方のＳ／Ｄ層８５を露出させる。そし
て、全体に不純物を含む多結晶シリコンを形成し、これ
をフォトリソグラフィー法によりパターニングしてコン
タクトホール９１及びその周辺領域に残存させ、これを
蓄積電極８７とする。
【０００８】次に、図８(b) に示すように、全体に誘電
体膜８８をＣＶＤ法により形成し、これをパターニング
して蓄積電極８７の露出面に残存させる。さらに、その
上に導電膜を積層してこれをパターニングし、図８(c)
に示すように誘電体膜８８の上に対向電極８９を形成す
ると、キャパシタ８６が完成する。
体膜８８をＣＶＤ法により形成し、これをパターニング
して蓄積電極８７の露出面に残存させる。さらに、その
上に導電膜を積層してこれをパターニングし、図８(c)
に示すように誘電体膜８８の上に対向電極８９を形成す
ると、キャパシタ８６が完成する。
【０００９】ところで、キャパシタ８６の蓄積容量を大
きくする場合には、キャパシタ８６の形成面積を広げる
か、あるいは、蓄積電極８７を厚くすることにより、そ
の表面積を増加する方法が一般に採用されている。
きくする場合には、キャパシタ８６の形成面積を広げる
か、あるいは、蓄積電極８７を厚くすることにより、そ
の表面積を増加する方法が一般に採用されている。
【００１０】
【発明が解決しようとする課題】しかしながら、キャパ
シタ８６の形成面積を広くすることは半導体回路の高密
度化の要請に反する。また、蓄積電極８７を高くすれば
周辺領域との段差が大きくなるために、キャパシタ８６
を覆う層間絶縁膜８９の上のアルミニウム配線に断線が
生じ易くなるといった問題がある。
シタ８６の形成面積を広くすることは半導体回路の高密
度化の要請に反する。また、蓄積電極８７を高くすれば
周辺領域との段差が大きくなるために、キャパシタ８６
を覆う層間絶縁膜８９の上のアルミニウム配線に断線が
生じ易くなるといった問題がある。
【００１１】本発明はこのような問題に鑑みてなされた
ものであって、段差やキャパシタ形成領域の広がりを押
さえてスタックトキャパシタの容量を増大することがで
きる半導体装置の製造方法を提供することを目的とす
る。
ものであって、段差やキャパシタ形成領域の広がりを押
さえてスタックトキャパシタの容量を増大することがで
きる半導体装置の製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記した課題は、図１〜
６に例示するように、半導体基板１、21、51の上に非晶
質又は多結晶の半導体膜10、31、35を成長する工程と、
前記半導体膜10、31、35、70の上面にハロゲン又はハロ
ゲン化合物を注入した後に、熱処理を行って前記半導体
膜10、31、35、70の内部にバブル11、32、36、71を形成
する工程と、前記バブル11、32、36、71の上部に達する
まで前記半導体膜10、31、35、70をエッチバックして、
前記半導体膜11、32、36、71の上面に凹凸を形成する工
程と、上面に凹凸を有する前記半導体膜11、32、36、71
をパターニングして、キャパシタ用の第一の電極10、3
1、35、70を形成する工程と、前記第一の電極10、31、3
5、70の表面にキャパシタ用の誘電体膜13、40、72を形
成する工程と、前記誘電体膜13、40、72の上に、キャパ
シタ用の第二の電極14、41、73を形成する工程とを有す
ることを特徴とする半導体装置の製造方法によって達成
する。
６に例示するように、半導体基板１、21、51の上に非晶
質又は多結晶の半導体膜10、31、35を成長する工程と、
前記半導体膜10、31、35、70の上面にハロゲン又はハロ
ゲン化合物を注入した後に、熱処理を行って前記半導体
膜10、31、35、70の内部にバブル11、32、36、71を形成
する工程と、前記バブル11、32、36、71の上部に達する
まで前記半導体膜10、31、35、70をエッチバックして、
前記半導体膜11、32、36、71の上面に凹凸を形成する工
程と、上面に凹凸を有する前記半導体膜11、32、36、71
をパターニングして、キャパシタ用の第一の電極10、3
1、35、70を形成する工程と、前記第一の電極10、31、3
5、70の表面にキャパシタ用の誘電体膜13、40、72を形
成する工程と、前記誘電体膜13、40、72の上に、キャパ
シタ用の第二の電極14、41、73を形成する工程とを有す
ることを特徴とする半導体装置の製造方法によって達成
する。
【００１３】または、前記ハロゲン又は前記ハロゲン化
合物のドーズ量は４×１０15個／cm 2 以上であり、前記
した熱処理は７００℃以上であることを特徴とする前記
の半導体装置の製造方法により達成する。
合物のドーズ量は４×１０15個／cm 2 以上であり、前記
した熱処理は７００℃以上であることを特徴とする前記
の半導体装置の製造方法により達成する。
【００１４】または、前記第一の電極31, 35、70は、フ
ィン状又は王冠状に形成されることを特徴とする前記の
半導体装置の製造方法によって達成する。
ィン状又は王冠状に形成されることを特徴とする前記の
半導体装置の製造方法によって達成する。
【００１５】
【作 用】本発明によれば、蓄積電極となる半導体膜10
（31、35、70）にバブル11（32、36、71）を発生させた
後に、そのバブル11（32、36、71）の上部に達するまで
半導体膜10（31、35、70）をエッチバックし、これによ
り半導体膜10（31、35、70）の上面に凹凸を形成してい
る。
（31、35、70）にバブル11（32、36、71）を発生させた
後に、そのバブル11（32、36、71）の上部に達するまで
半導体膜10（31、35、70）をエッチバックし、これによ
り半導体膜10（31、35、70）の上面に凹凸を形成してい
る。
【００１６】したがって、その半導体膜10（31、35、7
0）により形成される蓄積電極の表面積は、蓄積電極の
形成領域を広げず、しかも、その膜厚を厚くすることな
く増えるために、キャパシタの蓄積容量は増加する。
0）により形成される蓄積電極の表面積は、蓄積電極の
形成領域を広げず、しかも、その膜厚を厚くすることな
く増えるために、キャパシタの蓄積容量は増加する。
【００１７】なお、半導体膜に注入するハロゲン又はハ
ロゲン化合物のドーズ量を４×１０ 15個／cm2 を越える
量とし、バブル形成のための熱処理を７００℃以上にす
れば、直径２００〜５００Å程度の大きなバブルが確実
に形成される。
ロゲン化合物のドーズ量を４×１０ 15個／cm2 を越える
量とし、バブル形成のための熱処理を７００℃以上にす
れば、直径２００〜５００Å程度の大きなバブルが確実
に形成される。
【００１８】また、第一の電極の形状をフィン状、王冠
状にすれば、より一層の表面積の増加が可能になる。
状にすれば、より一層の表面積の増加が可能になる。
【００１９】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１，２は、本発明の第１実施例の製造工程を示す断面
図である。
いて説明する。 （ａ）本発明の第１実施例の説明 図１，２は、本発明の第１実施例の製造工程を示す断面
図である。
【００２０】図１(a) において符号１は、シリコン等よ
りなる半導体基板で、その上面には活性領域を囲むフィ
ールド絶縁膜２が選択酸化法により形成されている。ま
た、活性領域の上面の中央領域には、膜厚約１００Åの
SiO2等よりなる絶縁膜３を介してゲート電極４が形成さ
れ、その両側の半導体基板１には不純物導入によりソー
ス／ドレイン（Ｓ／Ｄ）層５，６が形成され、これらに
よって転送トランジスタ７が構成される。
りなる半導体基板で、その上面には活性領域を囲むフィ
ールド絶縁膜２が選択酸化法により形成されている。ま
た、活性領域の上面の中央領域には、膜厚約１００Åの
SiO2等よりなる絶縁膜３を介してゲート電極４が形成さ
れ、その両側の半導体基板１には不純物導入によりソー
ス／ドレイン（Ｓ／Ｄ）層５，６が形成され、これらに
よって転送トランジスタ７が構成される。
【００２１】この状態で、まず図１(a) に示すように、
転送トランジスタ７を覆う層間絶縁膜８をSiO2、ＰＳＧ
等によって５００〜１０００Åの厚さに形成し、これを
パターニングして一方のＳ／Ｄ層６を露出する開口部９
を形成する。
転送トランジスタ７を覆う層間絶縁膜８をSiO2、ＰＳＧ
等によって５００〜１０００Åの厚さに形成し、これを
パターニングして一方のＳ／Ｄ層６を露出する開口部９
を形成する。
【００２２】なお、他方のＳ／Ｄ層５にはビット線BLが
接続されいている。そして、減圧ＣＶＤ法により多結晶
シリコン膜またはアモルファスSi膜１０を１５００Åの
膜厚に形成し、つづいて加速エネルギー４５ｋeV、ドー
ズ量４×１０14／cm2 を越える量の条件で二弗化硼素
（BF2 ）をイオン注入した後に、７００〜１０００℃の
温度で３０分間アニールしてホウ素を活性化する。
接続されいている。そして、減圧ＣＶＤ法により多結晶
シリコン膜またはアモルファスSi膜１０を１５００Åの
膜厚に形成し、つづいて加速エネルギー４５ｋeV、ドー
ズ量４×１０14／cm2 を越える量の条件で二弗化硼素
（BF2 ）をイオン注入した後に、７００〜１０００℃の
温度で３０分間アニールしてホウ素を活性化する。
【００２３】この結果、イオン注入射影飛程（Ｒp ）が
多結晶シリコン膜１０の上面から３００Åの深さとな
り、図１(b) 及び図７に示すような直径２００〜５００
Åのハロゲンバブル（バブル）１１が平均３００Åの間
隔で形成される。なお、図７は、多結晶シリコン膜１０
の断面及び平面の模式図である。
多結晶シリコン膜１０の上面から３００Åの深さとな
り、図１(b) 及び図７に示すような直径２００〜５００
Åのハロゲンバブル（バブル）１１が平均３００Åの間
隔で形成される。なお、図７は、多結晶シリコン膜１０
の断面及び平面の模式図である。
【００２４】ついで、弗酸（HF）と硝酸（HNO3）を１対
１０の割合で混合した弗硝酸のようなエッチング液を用
いて多結晶シリコン膜１０を上面から１５０Å程度薄層
化し、ハロゲンバルブ１１の上部を消去して多結晶シリ
コン膜１０の上面に凹凸を形成する（図１(c))。弗硝酸
を用いる場合には２０秒程度の処理で足りる。
１０の割合で混合した弗硝酸のようなエッチング液を用
いて多結晶シリコン膜１０を上面から１５０Å程度薄層
化し、ハロゲンバルブ１１の上部を消去して多結晶シリ
コン膜１０の上面に凹凸を形成する（図１(c))。弗硝酸
を用いる場合には２０秒程度の処理で足りる。
【００２５】この後に、フォトレジスト１２を塗布し、
これを露光、現像して開口部９とその周辺の多結晶シリ
コン膜１０を覆うパターンを形成する（図１(d))。そし
て、そのフォトレジスト１２をマスクにして多結晶シリ
コン膜１０の露出部分を反応性イオンエッチング法によ
り除去し、この後にフォトレジスト１２の下に残存した
多結晶シリコン膜１０を蓄積電極とする（図２(e))。
これを露光、現像して開口部９とその周辺の多結晶シリ
コン膜１０を覆うパターンを形成する（図１(d))。そし
て、そのフォトレジスト１２をマスクにして多結晶シリ
コン膜１０の露出部分を反応性イオンエッチング法によ
り除去し、この後にフォトレジスト１２の下に残存した
多結晶シリコン膜１０を蓄積電極とする（図２(e))。
【００２６】次に、シラン（SiH4）とアンモニア（NH3)
を反応ガスとする減圧ＣＶＤ法によってSi3N4 よりなる
誘電体膜１３を７０Åの厚さに形成する（図２(f))。こ
の後に、不純物を含む多結晶シリコン膜を減圧ＣＶＤ法
により１０００Å程度積層し、ついで、この多結晶シリ
コン膜をフォトリソグラフィー法によりパターニングし
て蓄積電極を覆う対向電極１４をする（図２(g))。
を反応ガスとする減圧ＣＶＤ法によってSi3N4 よりなる
誘電体膜１３を７０Åの厚さに形成する（図２(f))。こ
の後に、不純物を含む多結晶シリコン膜を減圧ＣＶＤ法
により１０００Å程度積層し、ついで、この多結晶シリ
コン膜をフォトリソグラフィー法によりパターニングし
て蓄積電極を覆う対向電極１４をする（図２(g))。
【００２７】これによって、蓄積電極１０、誘電体膜１
３及び対向電極１４によってスタックトキャパシタ１５
を構成する。以上のような工程を経て形成されたスタッ
クトキャパシタ１５は、蓄積電極１０の誘電体膜１３が
付着する面に凹凸が形成されているために、平坦な場合
に比べて面積が７０％程度広くなり、膜厚や平面積を増
加させることなく蓄積容量が増加することになる。
３及び対向電極１４によってスタックトキャパシタ１５
を構成する。以上のような工程を経て形成されたスタッ
クトキャパシタ１５は、蓄積電極１０の誘電体膜１３が
付着する面に凹凸が形成されているために、平坦な場合
に比べて面積が７０％程度広くなり、膜厚や平面積を増
加させることなく蓄積容量が増加することになる。
【００２８】（ｂ）本発明の第２実施例の説明 図３〜５は、本発明の一実施例装置の製造工程を示す断
面図である。まず、図３(a) に示すように、半導体基板
２１の活性領域に膜厚１００Åの絶縁膜２２を介してゲ
ート電極２３を形成した後に、その両側の半導体基板２
１に不純物を導入してソース／ドレイン（Ｓ／Ｄ）層２
４，２５を設け、これらによりＤＲＡＭの転送トランジ
スタ２７を構成する。
面図である。まず、図３(a) に示すように、半導体基板
２１の活性領域に膜厚１００Åの絶縁膜２２を介してゲ
ート電極２３を形成した後に、その両側の半導体基板２
１に不純物を導入してソース／ドレイン（Ｓ／Ｄ）層２
４，２５を設け、これらによりＤＲＡＭの転送トランジ
スタ２７を構成する。
【００２９】さらに、減圧ＣＶＤ法によって層間絶縁膜
２８、Si3N4 膜２９及びSiO2膜３０を順に積層し、つい
で減圧ＣＶＤ法により第一の多結晶シリコン膜３１を１
５００Åの厚さに成長する。
２８、Si3N4 膜２９及びSiO2膜３０を順に積層し、つい
で減圧ＣＶＤ法により第一の多結晶シリコン膜３１を１
５００Åの厚さに成長する。
【００３０】この後に、第１実施例と同様にして、加速
エネルギー４５ｋeV、ドーズ量４×１０15／cm2 を越え
る条件でBF2 を多結晶シリコン膜３１にイオン注入した
後に、８００〜１０００℃の温度で３０分間アニールし
てホウ素を活性化すると、多結晶シリコン膜３１の上面
から３００Åの深さに直径２００〜５００Åのハロゲン
バブル３２が平均３００Åの間隔で複数形成される（図
３(b) 、図７）。
エネルギー４５ｋeV、ドーズ量４×１０15／cm2 を越え
る条件でBF2 を多結晶シリコン膜３１にイオン注入した
後に、８００〜１０００℃の温度で３０分間アニールし
てホウ素を活性化すると、多結晶シリコン膜３１の上面
から３００Åの深さに直径２００〜５００Åのハロゲン
バブル３２が平均３００Åの間隔で複数形成される（図
３(b) 、図７）。
【００３１】続いて、第１実施例と同様な方法により多
結晶シリコン膜３１を上面から薄層化してハロゲンバル
ブ３２の上部を消去して多結晶シリコン膜３１の上面に
凹凸を形成した後に、減圧ＣＶＤ法によりSiO2膜３３を
形成する（図３(c))。
結晶シリコン膜３１を上面から薄層化してハロゲンバル
ブ３２の上部を消去して多結晶シリコン膜３１の上面に
凹凸を形成した後に、減圧ＣＶＤ法によりSiO2膜３３を
形成する（図３(c))。
【００３２】次に、ビット線BLを接続しないＳ／Ｄ層２
５の上の領域の各膜をフォトリソグラフィー法により除
去して開口部３４を形成する（図４(d))。この後に、全
体に第二の多結晶シリコン膜３５を積層してから、第一
の多結晶シリコン膜３１と同様にハロゲンバブル３６を
形成し、その上面を薄層化して凹凸を形成する（図４
(e))。
５の上の領域の各膜をフォトリソグラフィー法により除
去して開口部３４を形成する（図４(d))。この後に、全
体に第二の多結晶シリコン膜３５を積層してから、第一
の多結晶シリコン膜３１と同様にハロゲンバブル３６を
形成し、その上面を薄層化して凹凸を形成する（図４
(e))。
【００３３】そして、蓄積電極形成領域にある多結晶シ
リコン膜３５をフォトレジストのマスク３７によって覆
った後に、マスク３７から露出する多結晶シリコン膜３
５、SiO2膜３３及び多結晶シリコン膜３１を順にエッチ
ングし、Ｓ／Ｄ層２５とその周囲を矩形状に区画する溝
３８を形成する（図５(g))。
リコン膜３５をフォトレジストのマスク３７によって覆
った後に、マスク３７から露出する多結晶シリコン膜３
５、SiO2膜３３及び多結晶シリコン膜３１を順にエッチ
ングし、Ｓ／Ｄ層２５とその周囲を矩形状に区画する溝
３８を形成する（図５(g))。
【００３４】これにより、Ｓ／Ｄ層２５に接続するフィ
ン状の多結晶シリコン３１、３５が形成され、これを蓄
積電極３９とする。次に、窒化膜２９の上にあるSiO2膜
３０、３３を弗酸により等方性にエッチング除去した後
に、蓄積電極３９の周囲にSi3N4 、SiO2、Ta2O5 等の絶
縁材よりなる誘電体膜４０を薄く形成し、さらに全体に
多結晶シリコン膜を減圧ＣＶＤ法により成長させてこれ
をパターニングして対向電極４１を形成する（図５
(h))。
ン状の多結晶シリコン３１、３５が形成され、これを蓄
積電極３９とする。次に、窒化膜２９の上にあるSiO2膜
３０、３３を弗酸により等方性にエッチング除去した後
に、蓄積電極３９の周囲にSi3N4 、SiO2、Ta2O5 等の絶
縁材よりなる誘電体膜４０を薄く形成し、さらに全体に
多結晶シリコン膜を減圧ＣＶＤ法により成長させてこれ
をパターニングして対向電極４１を形成する（図５
(h))。
【００３５】上記した蓄積電極３９、誘電体膜４０及び
対向電極４１によりキャパシタ４２が構成される。以上
のような工程により形成されたキャパシタ４２は、蓄積
電極３９のフィンの数だけ表面積が増えるばかりでな
く、各フィン（３１、３５）の上面の面積が凹凸によっ
て増加する。
対向電極４１によりキャパシタ４２が構成される。以上
のような工程により形成されたキャパシタ４２は、蓄積
電極３９のフィンの数だけ表面積が増えるばかりでな
く、各フィン（３１、３５）の上面の面積が凹凸によっ
て増加する。
【００３６】この結果、蓄積電極３９の領域を拡張や、
フィンの数の増加を押さえて蓄積容量を７０％程度大き
できる。 （ｃ）本発明の第３実施例の説明 第６図は、本発明の第３実施例の製造工程を示す断面図
である。
フィンの数の増加を押さえて蓄積容量を７０％程度大き
できる。 （ｃ）本発明の第３実施例の説明 第６図は、本発明の第３実施例の製造工程を示す断面図
である。
【００３７】図６(a) において、シリコン等の半導体基
板５１の上面にはSiO2膜５２が形成され、その上には間
隔をおいてゲート電極５３、５４が配置され、また、ゲ
ート電極５３、５４の両側の半導体基板５１にはソース
／ドレイン（Ｓ／Ｄ）層５５、５６、５７が形成されて
おり、それらによって転送トランジスタＴ1 、Ｔ2 が構
成されている。
板５１の上面にはSiO2膜５２が形成され、その上には間
隔をおいてゲート電極５３、５４が配置され、また、ゲ
ート電極５３、５４の両側の半導体基板５１にはソース
／ドレイン（Ｓ／Ｄ）層５５、５６、５７が形成されて
おり、それらによって転送トランジスタＴ1 、Ｔ2 が構
成されている。
【００３８】また、ゲート電極５３、５４及びＳ／Ｄ層
５５、５６、５７の上には層間絶縁膜５８が積層され、
また、層間絶縁膜５８には各Ｓ／Ｄ層５５、５６、５７
を露出する開口部６１〜６３が設けられ、各開口部６１
〜６３内には多結晶シリコンよりなるヒューズ６４〜６
６が充填されている。
５５、５６、５７の上には層間絶縁膜５８が積層され、
また、層間絶縁膜５８には各Ｓ／Ｄ層５５、５６、５７
を露出する開口部６１〜６３が設けられ、各開口部６１
〜６３内には多結晶シリコンよりなるヒューズ６４〜６
６が充填されている。
【００３９】さらに、２つのゲート電極５３、５４の間
のＳ／Ｄ層５６の上のヒューズ６５には多結晶シリコン
よりなるビット線BLが形成され、ビット線BLは絶縁膜６
７に覆われ、それら上には、Si3N4 膜６８とSiO2膜６９
が順に積層されている。
のＳ／Ｄ層５６の上のヒューズ６５には多結晶シリコン
よりなるビット線BLが形成され、ビット線BLは絶縁膜６
７に覆われ、それら上には、Si3N4 膜６８とSiO2膜６９
が順に積層されている。
【００４０】このような状態において、Si3N4 膜６８と
SiO2膜６９をフォトリソグラフィー法によって連続的に
パターニングし、ビット線BLに導通しないＳ／Ｄ層６
４、６６を囲む領域にそれらの膜６８、６９を残存さ
せ、さらに、全体に膜厚１５００Åの多結晶シリコン膜
７０を減圧ＣＶＤ法により成長する（図６(b))。
SiO2膜６９をフォトリソグラフィー法によって連続的に
パターニングし、ビット線BLに導通しないＳ／Ｄ層６
４、６６を囲む領域にそれらの膜６８、６９を残存さ
せ、さらに、全体に膜厚１５００Åの多結晶シリコン膜
７０を減圧ＣＶＤ法により成長する（図６(b))。
【００４１】この後に、第１実施例と同様にして、加速
エネルギー４５ｋeV、ドーズ量４×１０15／cm2 を越え
る量の条件でBF2 をイオン注入した後に、８００〜１０
００℃の温度で３０分間アニールしてホウ素を活性化す
ると、多結晶シリコン膜７０の表面から３００Åの深さ
に直径２００〜５００Åのハロゲンバブル７１が平均３
００Åの間隔で形成される（図６(b))。
エネルギー４５ｋeV、ドーズ量４×１０15／cm2 を越え
る量の条件でBF2 をイオン注入した後に、８００〜１０
００℃の温度で３０分間アニールしてホウ素を活性化す
ると、多結晶シリコン膜７０の表面から３００Åの深さ
に直径２００〜５００Åのハロゲンバブル７１が平均３
００Åの間隔で形成される（図６(b))。
【００４２】この後に、例えば弗硝酸のエッチング液を
用いて多結晶シリコン膜７０を上面から１５０Å程度薄
層化してハロゲンバルブ７１の上部を消去し、多結晶シ
リコン膜７０の上面に凹凸を形成する。
用いて多結晶シリコン膜７０を上面から１５０Å程度薄
層化してハロゲンバルブ７１の上部を消去し、多結晶シ
リコン膜７０の上面に凹凸を形成する。
【００４３】ついで、Si3N4 膜６８の上方にある多結晶
シリコン膜７０をフォトリソグラフィー法によって選択
的に除去した後に、弗酸によってSi3N4 膜６８上のSiO2
膜６９を除去する（図６(c))。
シリコン膜７０をフォトリソグラフィー法によって選択
的に除去した後に、弗酸によってSi3N4 膜６８上のSiO2
膜６９を除去する（図６(c))。
【００４４】これにより、ビット線BLに接続されないＳ
／Ｄ層６４、６６を囲む領域に王冠状の多結晶シリコン
膜７０が残り、これを蓄積電極とする。次に、蓄積電極
７０の表面にSi3N4 よりなる誘電体膜７２を薄く形成し
た後、さらに全体に多結晶シリコン膜を成長し、これを
パターニングして対向電極７３を形成する（図６(d))。
／Ｄ層６４、６６を囲む領域に王冠状の多結晶シリコン
膜７０が残り、これを蓄積電極とする。次に、蓄積電極
７０の表面にSi3N4 よりなる誘電体膜７２を薄く形成し
た後、さらに全体に多結晶シリコン膜を成長し、これを
パターニングして対向電極７３を形成する（図６(d))。
【００４５】上記した蓄積電極７０、誘電体膜７２及び
対向電極７３によってキャパシタ７４が構成される。以
上のような工程により形成されたキャパシタ７４は、蓄
積電極７０の形成領域を拡張することなく、その王冠状
の周壁によって表面積が増加し、しかも、蓄積電極７０
の表面に形成された凹凸によって表面積がさらに増加
し、蓄積容量が７０％程度大きくなる。
対向電極７３によってキャパシタ７４が構成される。以
上のような工程により形成されたキャパシタ７４は、蓄
積電極７０の形成領域を拡張することなく、その王冠状
の周壁によって表面積が増加し、しかも、蓄積電極７０
の表面に形成された凹凸によって表面積がさらに増加
し、蓄積容量が７０％程度大きくなる。
【００４６】（ｄ）本発明のその他の実施例の説明 上記した実施例では、蓄積電極となる多結晶シリコン膜
にＢＦ4 をイオン注入したが、その他のハロゲン化物、
或いは塩素、臭素等のハロゲンを注入してもよい。
にＢＦ4 をイオン注入したが、その他のハロゲン化物、
或いは塩素、臭素等のハロゲンを注入してもよい。
【００４７】また、上述した実施例では誘電体膜の材料
としてSi3N4 を使用したが、SiO2、Ta2O5 等を用いても
よい。さらに、上記した実施例では蓄積電極を多結晶シ
リコンにより形成しているが非晶質シリコンを用いても
よく、この場合にも同一条件でハロゲン化合物を注入
し、アニールすればハロゲンバブルが形成される。
としてSi3N4 を使用したが、SiO2、Ta2O5 等を用いても
よい。さらに、上記した実施例では蓄積電極を多結晶シ
リコンにより形成しているが非晶質シリコンを用いても
よく、この場合にも同一条件でハロゲン化合物を注入
し、アニールすればハロゲンバブルが形成される。
【００４８】なお、上記した実施例の成膜方法、膜厚や
ハロゲンバブルの形成条件は上記した方法に限定される
ものではない。
ハロゲンバブルの形成条件は上記した方法に限定される
ものではない。
【００４９】
【発明の効果】以上述べたように本発明によれば、蓄積
電極となる半導体膜にバブルを発生させた後に、そのバ
ブルの上部に達するまで半導体膜をエッチバックし、こ
れにより半導体膜の上面に凹凸を形成しているので、蓄
積電極の形成領域を広げず、しかもその膜厚を厚くする
ことなくその半導体膜により形成する蓄積電極の表面積
を増やすことができ、キャパシタの蓄積容量を増加する
ことが可能になる。
電極となる半導体膜にバブルを発生させた後に、そのバ
ブルの上部に達するまで半導体膜をエッチバックし、こ
れにより半導体膜の上面に凹凸を形成しているので、蓄
積電極の形成領域を広げず、しかもその膜厚を厚くする
ことなくその半導体膜により形成する蓄積電極の表面積
を増やすことができ、キャパシタの蓄積容量を増加する
ことが可能になる。
【００５０】また、半導体膜に注入するハロゲン又はハ
ロゲン化合物のドーズ量を５×１０ 15個／cm2 以上と
し、バブル形成のための熱処理を８００℃以上にすれ
ば、直径２００〜５００Å程度の大きなバブルを確実に
形成することができる。
ロゲン化合物のドーズ量を５×１０ 15個／cm2 以上と
し、バブル形成のための熱処理を８００℃以上にすれ
ば、直径２００〜５００Å程度の大きなバブルを確実に
形成することができる。
【００５１】さらに、キャパシタを構成する第一の電極
の形状をフィン状、王冠状にすればより一層の表面積の
増加が可能になる。
の形状をフィン状、王冠状にすればより一層の表面積の
増加が可能になる。
【図１】本発明の第１実施例を示す断面図（その１）で
ある。
ある。
【図２】本発明の第１実施例を示す断面図（その２）で
ある。
ある。
【図３】本発明の第２実施例を示す断面図（その１）で
ある。
ある。
【図４】本発明の第２実施例を示す断面図（その２）で
ある。
ある。
【図５】本発明の第２実施例を示す断面図（その３）で
ある。
ある。
【図６】本発明の第３実施例を示す断面図である。
【図７】本発明の実施例における半導体膜の一例を示す
部分断面図及び平面図である。
部分断面図及び平面図である。
【図８】従来例を示す断面図である。
１、２１、５１ 半導体基板 ７、２７、Ｔ1 、Ｔ2 転送トランジスタ ８、３０、、５８、６７、６９ SiO2膜（絶縁膜） ９、３４、６２ 開口部 １０、３１、３５、７０ シリコン膜（半導体膜） １１、３２、３６、７１ ハロゲンバブル（バブル） １３、４０、７１ 誘電体膜 １４、４１、７２ 対向電極 １５、４２、７４ キャパシタ
Claims (3)
- 【請求項１】半導体基板（１、21、51）の上に非晶質又
は多結晶の半導体膜（10、31、35）を成長する工程と、 前記半導体膜（10、31、35、70）の上面にハロゲン又は
ハロゲン化合物を注入した後に、熱処理を行って前記半
導体膜（10、31、35、70）の内部にバブル（11、32、3
6、71）を形成する工程と、 前記バブル（11、32、36、71）の上部に達するまで前記
半導体膜（10、31、35、70）をエッチバックして、前記
半導体膜（11、32、36、71）の上面に凹凸を形成する工
程と、 上面に凹凸を有する前記半導体膜（11、32、36、71）を
パターニングして、キャパシタ用の第一の電極（10、3
1、35、70）を形成する工程と、 前記第一の電極（10、31、35、70）の表面にキャパシタ
用の誘電体膜（13、40、72）を形成する工程と、 前記誘電体膜（13、40、72）の上に、キャパシタ用の第
二の電極（14、41、73）を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】前記ハロゲン又は前記ハロゲン化合物のド
ーズ量は４×１０15個／cm2 以上であり、前記した熱処
理は７００℃以上であることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】前記第一の電極（31, 35、70）は、フィン
状又は王冠状に形成されることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299280A JPH05136364A (ja) | 1991-11-14 | 1991-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299280A JPH05136364A (ja) | 1991-11-14 | 1991-11-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136364A true JPH05136364A (ja) | 1993-06-01 |
Family
ID=17870503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299280A Withdrawn JPH05136364A (ja) | 1991-11-14 | 1991-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305209B1 (ko) * | 1994-03-22 | 2001-11-22 | 박종섭 | 캐패시터 전하저장전극 제조방법 |
| JP2006173558A (ja) * | 2004-12-17 | 2006-06-29 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
-
1991
- 1991-11-14 JP JP3299280A patent/JPH05136364A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305209B1 (ko) * | 1994-03-22 | 2001-11-22 | 박종섭 | 캐패시터 전하저장전극 제조방법 |
| JP2006173558A (ja) * | 2004-12-17 | 2006-06-29 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |