JPS5932900B2 - 電荷貯蔵領域の形成方法 - Google Patents

電荷貯蔵領域の形成方法

Info

Publication number
JPS5932900B2
JPS5932900B2 JP56085905A JP8590581A JPS5932900B2 JP S5932900 B2 JPS5932900 B2 JP S5932900B2 JP 56085905 A JP56085905 A JP 56085905A JP 8590581 A JP8590581 A JP 8590581A JP S5932900 B2 JPS5932900 B2 JP S5932900B2
Authority
JP
Japan
Prior art keywords
substrate
layer
well
charge storage
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56085905A
Other languages
English (en)
Other versions
JPS5730363A (en
Inventor
ジヨセフ・ジヨン・フアチユラ・ジユニア
ポ−ル・ルイカ・ガ−バリノ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5730363A publication Critical patent/JPS5730363A/ja
Publication of JPS5932900B2 publication Critical patent/JPS5932900B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thyristors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】 本発明は、一般的にＦＥＴのメモリ・セルに関するもの
であり、特に電荷貯蔵のためにシリコン半導体基体内に
キャパシタ構造体を含むコンパクトなメモリ・セル装置
及び装置を形成するためのプロセスに関する。
ＦＥＴ及びキャパシタを有する単一装置のメモリ・セル
は、米国特許第３３８７２８６号に示されている。
キャパシタのプレートは基板表面に平行であり、基板表
面の比較的大きな領域を占める。セルの大きさを小さく
するために、例えば、゛ＣａｐａｃｉｔｏｒＦｏｒＳｉ
ｎｇｌｅＦＥＴＭｅｍｏｒｙＣｅｌｌ”、ＩＢＭＴｅｃ
ｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ３
Ｖｏｌ、１９３／１６９３Ｐａｇｅｓ２５７９−２５８
Ｏ、Ｆｅｂ、１９７５では、キャパシタがポリシリコン
で満されたり形状の凹所内に形成され、１９７９年６月
１４田こ出願された米国特許出願通し番号第４８４１０
号では、シリコン表面の反応性イオン食刻されたＵ形状
の凹所内にキャパシタが形成されたりするように、キャ
パシタ構造体は半導体基板内に形成されてきた。半導体
基板内の凹所に形成されたキャパシタ構造体及び電荷貯
蔵領域はまた、米国特許第３９６２７１３号及び第４１
４１７６５号に示されている。本発明の目的は、改良さ
れたメモリ・セル構造体及びその製造プロセスを提供す
ることである。
本発明により、以下のステップを含む、高密度で縦型の
ＭＯＳＦＥＴ装置を形成する方法が提供される。基板上
にゲート誘電体層、上記誘電体層上にゲート電極層を含
むゲート並びに上記ゲートの両側の基板内にソース及び
ドレイン領域を有する単語晶シリコン基板を準備し、上
記ゲートに近接する上記ドレイン領域内の上記基板中へ
実質的にＵ形状の開口を反応性イオン食刻し、上記Ｕ形
状開口の表面上に二酸化シリコン層を成長させ、さらに
深いＵ形状開口を形成するために上記基板中へさらに深
く上記Ｕ形状開口を反応性イオン食刻し、拡大された埋
設開口を有する井戸状の穴を形成するために方向性の食
刻剤で上記のさらに深くなつた開口を食刻し、上記井戸
状の穴から上記二酸化シリコンを除去し、上記井戸状の
穴の表面中へ不純物を拡散し、上記ソース及びドレイン
領域並びに上記ゲート電極層への電気接点を形成するこ
と、本発明はまた、平らな表面が（１００）の結晶方向
を有する単結晶シリコン基板と、上記表面に形成された
ソース及びドレインと、ゲートの真下の上記基板内のチ
ヤンネルを選択的に導電にするため、上記ソース及びド
レインの間の上記平らな表面上で絶縁されたゲートとを
含む電荷貯蔵構造を有するＭＯＳＦＥＴ装置を提供する
。
ドレインは、基板内の井戸状の穴の側面に形成されて伸
びた電荷貯蔵領域を含む。井戸状の穴は、基板の表面近
くにＵ形状の断面を有する第１の部分と、面がシリコン
基板の（１１１）結晶面に沿つた、第１の部分の真下の
拡大された第２の部分とを含む。さて第１図を参照する
に、メモリ・セル構造体１２は、（１００）のＰ型の単
結晶半導体基板１１内に形成されたＦＥＴ装置を含む。
このＦＥＴ装置は、例えば、アルミニウム、タンタル、
モリブデン等の導電性金属ゲート、又はポリシリコン・
ゲートの１３と、二酸化シリコンのゲート誘電体層１５
と、Ｎ＋型ソース領域１７及びＮ＋型ドレイン領域１９
とを有する。セル構造体１２は、当分野において知られ
ているように、埋設酸化物領域２１により近接する装置
から分離されている。メモリ回路配列においては、Ｎ＋
ソース領域１７がビツト・ラインとして働らき、ポリシ
リコン・ゲート１３がワード・ラインとして働らいて、
セルは機能する。メモリ・セル構造体１２は、基板１１
内の開口即ち井戸状の穴２５の表面に形成されて拡大さ
れたＮ＋型の電荷貯蔵領域２３を有するドレイン１９が
設けられている。第２乃至第４の図は、井戸状の穴２５
の大きさ及び形状を示す。
最初に、わずか７．６平方ミクロンの領域が合計１０３
平方ミクロンの貯蔵領域を形成することになる、基板の
表面に２ミクロン×３．８ミクロンの矩形開口が提供さ
れる。これにより、同じキヤパシタンスを保つのに通常
のメモリ・セルの大きさのわずか１／２乃至１／３にメ
モリ・セルの大きさを減少可能とする、基板表面の単位
面積当り非常に増加した貯蔵キヤパシタンスが得られる
。また、井戸状の穴の下の拡大された部分は自動的に限
定された食刻により形成されるという事実のために、（
１１１）の終結結晶面に達する時には食刻速度は無視さ
れるようになる点で、拡大された開口の大きさは基板表
面の開口の大きさにより決められる。それ故に、過剰食
刻による近接セルへの影響がないので、食刻時間にかか
わらず貯蔵井戸の穴は形成され得る。また食刻が自動的
に限定される性質により、セルのキヤパシタンスは容易
に制御され得る。例えば、メモリ・セルは以下の手順に
より形成され得る。
厚さ約４００人の薄い、乾いた、熱酸化の二酸化シリコ
ン層３１（第５図）が、１０乃至２０Ω／ＣｆＬの（１
００）のＰ型シリコン半導体基板３０の上に成長され、
続いて、ＳｉＨ４及びＮＨ３の化学気相付着（ＣＶＤ）
により、約１０００λの厚さの窒化シリコン層３３が成
長される。それから窒化物層３３及び酸化物層３１が通
常のレジスト技術により食刻され、Ｐ＋チヤンネル・ス
トツプ領域３５が例えばホウ素のイオン注入により形成
される（第６図）。約４５００乃至６０００λの厚さの
フイールド酸化物３７が蒸気中で成長される（第７図）
。それから窒化物層３３が、ＣＦ４及び０２中の反応性
イオン食刻により、又は燐酸中での湿質食刻により除去
される。また二酸化シリコン層が、ＣＦ４及びＨ２中の
反応性イオン食刻により、又は緩衝フツ化水素酸中での
湿質食刻により除去される。それから乾いた熱酸化のゲ
ート酸化物層３９が、約５００人（２００乃至６００八
）の厚さに成長され（第８図）、そしてＦＥＴのしきい
電圧を調整するためにホウ素が注入される。約２５００
人の厚さのポリシリコン層４１（第９図）が、ＳｌＨ４
及びＨ２を用いたＣＶＤにより付着され、ＰＯＣＬ３を
用いた拡散によりドープ（Ｎ＋）される。リンケイ酸ガ
ラス層を除去後、ＳｌＨ４とＣＯ２とＨ２の混合物を用
いて、約１０００人の厚さのＣＶＤ二酸化シリコン層４
３が付着される。そして構造体は、酸素雰囲気中で１５
分間、１０００℃でアニールされる。レジスト層（図示
されず）が適用され、パターン化され、二酸化シリコン
層４３及びポリシリコン層４１が各々緩衝ＨＦ及びカテ
コールで食刻され（第１０図）、レジスト層が除去され
る。
それから、ソース及びドレイン領域に約４×１０１５原
子／ｄの砒素濃度を提供するために、約７０Ｋｅでの砒
素のイオン注入により、Ｎ＋ソース領域４５及びＮ＋ド
レイン領域４７が形成される。次に二酸化シリコン層４
９が、１０００℃で２％のＨＣＬを含む乾質熱酸化によ
り、約５００人の厚さまで成長される。以上は通常の処
理である。
それから電荷貯蔵井戸の穴が、最初に１０００人の厚さ
のＣＶＤ窒化シリコン層５１、続いて１ミクロンの厚さ
のＧ１二酸化シリコン層５３を付着し、そして窒素雰囲
気中１０００℃で１５分間アニールすることにより、形
成され始める（第１１図）。次に、レジスト層５５が適
用され、ドレイン領域４７の面領域における酸化物層５
３を露出するためにパターン化され（第１２図）、そし
て酸化物層５３は例えばＣｌ及び水素の混合物のような
ＣＦ４含有の雰囲気中で反応性イオン食刻される。レジ
スト層は除去しても良いし、又はＵ形状の井戸状の穴５
７を？成するために、例えばＳＦ６，ＣＦ４に０２，Ｃ
ＣＩ４又は他の適当な反応性イオン食刻のガス雰囲気中
で、約２ミクロンの深さまで、窒化シリコン層５１、二
酸化シリコン層４９及びシリコン基板３０をさらに反応
性イオン食刻する間、残しておいても良い。それから熱
酸化又はＣＶＤによる酸化物層５９が、約１０００λの
厚さ井戸状の穴５７の表面６１土に成長される。次に、
井戸状の穴５７の底における酸化物層５９の部分が、井
戸状の穴５７の側壁上の酸化物層に影響を及ぼすことの
ないＣＦ４と水素の混合雰囲気中で反応性イオン食刻さ
れる。また反応性イオン食刻は、約４ミクロンだけ井戸
状の穴５７を深くするために続けられ、合計約６ミタロ
ンの深さまで基板３０中を食刻することになる（第１３
図）。所望の電荷貯蔵キヤパシタンスを得るのに必要な
井戸状の穴の表面領域を提供するために、井戸状の穴の
断面領域及び深さは変えられ得る。それから、二酸化シ
リコン層５９で保護されていない井戸状の穴５７の底の
部分６０は、例えばカテコール中における方向性の湿質
食刻にさらされる。この食刻は、第１４図及びより詳細
には第２乃至第４の図に示されている井戸構造を与える
ように、（１１１）シリコン結晶面が選ばれる時には、
終了する点で食刻が自動的に限定されて、拡大された開
口を形成するものである。方向性の湿質食刻後、酸化物
層５３及び窒化物層５１が、残つていた側壁の酸化物層
５９と共に、取り除かれる。それから、Ｎ＋領域６３を
提供するために井戸状の穴５７の表面６１は、例えば、
リンケイ酸ガラスを付着し、３０分間、１０００℃でド
ライブ・インすることにより、又は砒素若しくはリンを
用いてカプセル・ドーピングし、ドライブ・インするこ
とにより、Ｎ型不純物でドープされる。これにより、Ｆ
ＥＴ装置の電荷貯蔵ドレイン領域が完成する。もしリン
ケイ酸ガラス層がドーピングに用いられたなら、この時
に除去される。それから、構造体は約１０００乃至１５
００人の厚さの第１の二酸化シリコン層を形成するため
に熱的に酸化され、そして次に、接点開口のマスキング
のための合成層６５を形成するために、約２０００人の
厚さのＣＶＤ二酸化シリコン層がさらに形成される。ポ
リイミドのような他の適当な誘電体層も、合成層６５を
形成するために提供され得る。レジスト・マスキング技
術及び湿質又は反応性イオンの食刻により、ソース領域
４５及びゲート電極４１への各々接点開孔６７及び６９
を形成し、続いてリフト・オフ又はサブトラタテイブな
食刻技術により、配線接点７１及び７３を形成して、装
置は完了する（第１５図）。本発明のプロセス及びセル
構造により、例えば標準の表面貯蔵キヤパシタの約１３
５平方ミクロンから本発明のセルの約５５平方ミクロン
まで全セルの面領域の大きさが減少され得て、基板表面
の単位面積当りのキヤパシタンスの増加が達成される。
【図面の簡単な説明】
第１図は、本発明のメモリ・セルの実施例の概略断面図
である。 第２図は、第１図に示された電荷貯蔵井戸の穴の形状及
び大きさを示す斜視図である。第３図は、第２図のライ
ン３−３に沿つた井戸状の穴の断面図である。第４図は
、第２図のライン４−４に沿つた井戸状の穴の断面図で
ある。第５乃至第１５の図は、本発明のプロセスによる
ＭＯＳＦＥＴ装置の製造を示す概略的な断面図である。
１１・・・・・・半導体基板、１２・・・・・・メモリ
・セル構造体、１３・・・・・・ゲート電極、１５・・
・・・・ゲート誘電体層、１７・・・・・・ソース領域
、１９・・・・・・ドレイン領域、２３・・・・・・電
荷貯蔵領域、２５・・・・・・井戸状の穴。

Claims (1)

    【特許請求の範囲】
  1. １ 表面に第１導電型の不純物領域を有する第２導電型
    の半導体基板を準備し、前記不純物領域を貫通して前記
    基板中へ実質的に垂直に伸びる凹所を垂直方向の異方性
    ドライ食刻により形成し、前記凹所の表面に絶縁層を形
    成し、前記凹所の底から前記基板中へ実質的に垂直に伸
    びる深い空洞部分を垂直方向の異方性ドライ食刻により
    形成し、前記深い空洞部分をウェット食刻により前記基
    板中で拡大させて拡大空洞部分を形成し、前記凹所の側
    壁に残つている前記絶縁層を除去し前記凹所及び前記拡
    大空洞部分の表面から第１導電型の不純物を拡散するこ
    と、を含む電荷貯蔵領域の形成方法。
JP56085905A 1980-07-03 1981-06-05 電荷貯蔵領域の形成方法 Expired JPS5932900B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US165592 1980-07-03
US06/165,592 US4397075A (en) 1980-07-03 1980-07-03 FET Memory cell structure and process

Publications (2)

Publication Number Publication Date
JPS5730363A JPS5730363A (en) 1982-02-18
JPS5932900B2 true JPS5932900B2 (ja) 1984-08-11

Family

ID=22599569

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56085905A Expired JPS5932900B2 (ja) 1980-07-03 1981-06-05 電荷貯蔵領域の形成方法

Country Status (5)

Country Link
US (1) US4397075A (ja)
EP (1) EP0044400B1 (ja)
JP (1) JPS5932900B2 (ja)
CA (1) CA1155972A (ja)
DE (1) DE3175450D1 (ja)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4497685A (en) * 1981-05-08 1985-02-05 Rockwell International Corporation Small area high value resistor with greatly reduced parasitic capacitance
US4506283A (en) * 1981-05-08 1985-03-19 Rockwell International Corporation Small area high value resistor with greatly reduced parasitic capacitance
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
JPS58154256A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
US4522682A (en) * 1982-06-21 1985-06-11 Rockwell International Corporation Method for producing PNP type lateral transistor separated from substrate by O.D.E. for minimal interference therefrom
JPH0666436B2 (ja) * 1983-04-15 1994-08-24 株式会社日立製作所 半導体集積回路装置
US5235210A (en) * 1983-08-24 1993-08-10 Kabushiki Kaisha Toshiba Field effect transistor
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
JPH073858B2 (ja) * 1984-04-11 1995-01-18 株式会社日立製作所 半導体装置の製造方法
US4688063A (en) * 1984-06-29 1987-08-18 International Business Machines Corporation Dynamic ram cell with MOS trench capacitor in CMOS
US5170234A (en) * 1984-07-03 1992-12-08 Texas Instruments Incorporated High density dynamic RAM with trench capacitor
USRE33261E (en) * 1984-07-03 1990-07-10 Texas Instruments, Incorporated Trench capacitor for high density dynamic RAM
US4721987A (en) * 1984-07-03 1988-01-26 Texas Instruments Incorporated Trench capacitor process for high density dynamic RAM
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
JPS6161441A (ja) * 1984-09-03 1986-03-29 Toshiba Corp 半導体装置の製造方法
US5225697A (en) * 1984-09-27 1993-07-06 Texas Instruments, Incorporated dRAM cell and method
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
JPS61135151A (ja) * 1984-12-05 1986-06-23 Mitsubishi Electric Corp 半導体記憶装置
US4604150A (en) * 1985-01-25 1986-08-05 At&T Bell Laboratories Controlled boron doping of silicon
US5102817A (en) * 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
JPS62149153A (ja) * 1985-09-17 1987-07-03 Fujitsu Ltd 埋込型素子分離溝の構造とその形成方法
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
US4679300A (en) * 1985-10-07 1987-07-14 Thomson Components-Mostek Corp. Method of making a trench capacitor and dram memory cell
US4649625A (en) * 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
US4751558A (en) * 1985-10-31 1988-06-14 International Business Machines Corporation High density memory with field shield
JPS62136069A (ja) * 1985-12-10 1987-06-19 Hitachi Ltd 半導体装置およびその製造方法
EP0236089B1 (en) * 1986-03-03 1992-08-05 Fujitsu Limited Dynamic random access memory having trench capacitor
JPS62201950U (ja) * 1986-06-13 1987-12-23
US4782036A (en) * 1986-08-29 1988-11-01 Siemens Aktiengesellschaft Process for producing a predetermined doping in side walls and bases of trenches etched into semiconductor substrates
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
US4801988A (en) * 1986-10-31 1989-01-31 International Business Machines Corporation Semiconductor trench capacitor cell with merged isolation and node trench construction
DE3809218C2 (de) * 1987-03-20 1994-09-01 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung
JP2534273B2 (ja) * 1987-09-07 1996-09-11 富士通株式会社 半導体装置
US5109259A (en) * 1987-09-22 1992-04-28 Texas Instruments Incorporated Multiple DRAM cells in a trench
JPH01282855A (ja) * 1988-05-09 1989-11-14 Mitsubishi Electric Corp 半導体基板上にキャパシタを形成する方法
US5103276A (en) * 1988-06-01 1992-04-07 Texas Instruments Incorporated High performance composed pillar dram cell
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US4958206A (en) * 1988-06-28 1990-09-18 Texas Instruments Incorporated Diffused bit line trench capacitor dram cell
US5057887A (en) * 1989-05-14 1991-10-15 Texas Instruments Incorporated High density dynamic ram cell
US4978634A (en) * 1989-07-25 1990-12-18 Texas Instruments, Incorporated Method of making trench DRAM cell with stacked capacitor and buried lateral contact
US5017506A (en) * 1989-07-25 1991-05-21 Texas Instruments Incorporated Method for fabricating a trench DRAM
US5111259A (en) * 1989-07-25 1992-05-05 Texas Instruments Incorporated Trench capacitor memory cell with curved capacitors
DE4000496A1 (de) * 1989-08-17 1991-02-21 Bosch Gmbh Robert Verfahren zur strukturierung eines halbleiterkoerpers
KR940006681B1 (ko) * 1991-10-12 1994-07-25 금성일렉트론 주식회사 스택트렌치 셀 및 그 제조방법
US5245206A (en) * 1992-05-12 1993-09-14 International Business Machines Corporation Capacitors with roughened single crystal plates
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
US5658816A (en) * 1995-02-27 1997-08-19 International Business Machines Corporation Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond
US5692281A (en) * 1995-10-19 1997-12-02 International Business Machines Corporation Method for making a dual trench capacitor structure
US5943581A (en) * 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US6190988B1 (en) * 1998-05-28 2001-02-20 International Business Machines Corporation Method for a controlled bottle trench for a dram storage node
US6426254B2 (en) 1999-06-09 2002-07-30 Infineon Technologies Ag Method for expanding trenches by an anisotropic wet etch
US6740555B1 (en) * 1999-09-29 2004-05-25 Infineon Technologies Ag Semiconductor structures and manufacturing methods
US6150670A (en) * 1999-11-30 2000-11-21 International Business Machines Corporation Process for fabricating a uniform gate oxide of a vertical transistor
US20020118253A1 (en) * 2000-03-21 2002-08-29 Nec Corporation Ink jet head having improved pressure chamber and its manufacturing method
US6383924B1 (en) * 2000-12-13 2002-05-07 Micron Technology, Inc. Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US20060102963A1 (en) * 2004-11-15 2006-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Passive device and method for forming the same
US20110095633A1 (en) * 2009-10-27 2011-04-28 Chi Hong Le Magical Power
KR200467910Y1 (ko) * 2011-04-19 2013-07-10 권영희 인덕션 방식의 음식물 조리용 포장재

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
US3977071A (en) * 1969-09-29 1976-08-31 Texas Instruments Incorporated High depth-to-width ratio etching process for monocrystalline germanium semiconductor materials
US3728179A (en) * 1970-05-20 1973-04-17 Radiation Inc Method of etching silicon crystals
US3801390A (en) * 1970-12-28 1974-04-02 Bell Telephone Labor Inc Preparation of high resolution shadow masks
US3962713A (en) * 1972-06-02 1976-06-08 Texas Instruments Incorporated Large value capacitor
US4017885A (en) * 1973-10-25 1977-04-12 Texas Instruments Incorporated Large value capacitor
US4141765A (en) * 1975-02-17 1979-02-27 Siemens Aktiengesellschaft Process for the production of extremely flat silicon troughs by selective etching with subsequent rate controlled epitaxial refill
JPS5812739B2 (ja) * 1975-05-07 1983-03-10 株式会社日立製作所 半導体記憶装置
FR2351502A1 (fr) * 1976-05-14 1977-12-09 Ibm Procede de fabrication de transistors a effet de champ a porte en silicium polycristallin auto-alignee avec les regions source et drain ainsi qu'avec les regions d'isolation de champ encastrees
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
US4116720A (en) * 1977-12-27 1978-09-26 Burroughs Corporation Method of making a V-MOS field effect transistor for a dynamic memory cell having improved capacitance
JPS55160443A (en) * 1979-05-22 1980-12-13 Semiconductor Res Found Manufacture of semiconductor integrated circuit device

Also Published As

Publication number Publication date
EP0044400B1 (en) 1986-10-08
EP0044400A3 (en) 1983-08-03
CA1155972A (en) 1983-10-25
US4397075A (en) 1983-08-09
DE3175450D1 (en) 1986-11-13
JPS5730363A (en) 1982-02-18
EP0044400A2 (en) 1982-01-27

Similar Documents

Publication Publication Date Title
JPS5932900B2 (ja) 電荷貯蔵領域の形成方法
US5436188A (en) Dram cell process having elk horn shaped capacitor
US5192702A (en) Self-aligned cylindrical stacked capacitor DRAM cell
US5164337A (en) Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
US5716884A (en) Process for fabricating a stacked capacitor
US5696395A (en) Dynamic random access memory with fin-type stacked capacitor
KR960015520B1 (ko) 반도체기억장치 및 그 제조방법
US5460999A (en) Method for making fin-shaped stack capacitors on DRAM chips
US6262449B1 (en) High density dynamic random access memory cell structure having a polysilicon pillar capacitor
EP0066081B1 (en) Dense vertical fet and method of making
US5429980A (en) Method of forming a stacked capacitor using sidewall spacers and local oxidation
US5591664A (en) Method of increasing the capacitance area in DRAM stacked capacitors using a simplified process
JPH0326547B2 (ja)
US5501998A (en) Method for fabricating dynamic random access memory cells having vertical sidewall stacked storage capacitors
US6319772B1 (en) Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer
TW200428593A (en) Method of fabricating a memory cell with a single sided buried strap
JPS60213053A (ja) 半導体メモリ素子
US5457065A (en) method of manufacturing a new DRAM capacitor structure having increased capacitance
US5491104A (en) Method for fabricating DRAM cells having fin-type stacked storage capacitors
KR0171072B1 (ko) 반도체 메모리 셀 제조방법 및 구조
JPH07109877B2 (ja) 半導体記憶装置およびその製造方法
JPH0344068A (ja) 半導体装置の製造方法
JPS6185857A (ja) 半導体メモリ素子の製造方法
JPH0311550B2 (ja)
JP2001135803A (ja) ダイナミックランダムアクセスメモリ及びその製造方法