JPH0311550B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、シリコン基板表面に形成した溝表面
にキヤパシタを形成することにより、メモリセル
キヤパシタの容量を増加することができる半導体
記憶装置に関するものである。

（従来技術） 素子の高密度、高集積化のもつとも進んでいる
半導体記憶装置に用いられている１トランジスタ
１キヤパシタ形のメモリセルにおいて、該メモリ
セルの断面を第１図に示すように、キヤパシタ１
００はシリコン基板表面に平面的に形成されてい
る。１９はＮ形層、２０はゲート電極を示す。素
子の高密度、高集積化を図るためメモリセルを縮
小すると、キヤパシタ面積も縮小し、該平面キヤ
パシタにおいてはキヤパシタ容量の減少を招き、
メモリセルの出力信号電圧の減少、アルフア線等
により誘起されるいわゆるソフトエラーを起こし
易くなる欠点があつた。また、キヤパシタ容量を
増加するためにシリコン基板表面に溝を形成し、
溝内面にキヤパシタを形成する場合においても、
｛001｝面を主表面とする通常のシリコン基板のオ
リエンテーシヨンフラツトは＜110＞軸方向であ
ること、および、通常のパターニングはオリエン
テーシヨンフラツトの方向に平行または垂直方向
に行われることにより、溝側面とシリコン主表面
との交線は＜110＞軸方向となる。その場合、シ
リコン主表面にほぼ垂直に形成された溝側面は
｛110｝面にほぼ等しくなる。酸化雰囲気中の熱処
理によりシリコン基板表面に形成されるシリコン
酸化膜の厚さは結晶面により異つていることが文
献〔Journal of the Electrochemical Society.
vol.121、No.．12、pp.1613−1616（1974）、〕によ
り知られている。例えば、927℃のドライ酸素中
でシリコン基板の酸化を行つたとき、｛100｝面上
に230〓厚のシリコン酸化膜が形成されるのに対
し、｛110｝面上には350〓厚のシリコン酸化膜が
形成される。そのため、ほぼ｛110｝面を側面と
する溝に形成されたキヤパシタの単位面積あたり
の容量は、キヤパシタ絶縁膜としてシリコン基板
表面を酸化して形成したシリコン酸化膜を用いた
場合、｛001｝主表面に較べて｛110｝側面では小
さいという欠点がある。第２図に、溝側面の結晶
面をほぼ｛110｝面とした溝形キヤパシタの溝側
面における面積と容量の関係を示す。また、第２
図には比較のために、シリコン基板の主表面
｛001｝面上に形成したキヤパシタの面積と容量の
関係を示す。この場合シリコン酸化膜厚は300〓
である。第２図から容易にわかるように、｛110｝
面を溝側面とする溝キヤパシタの溝側面における
単位面積あたりの容量は｛100｝面に形成された
キヤパシタの約70％である。このため溝側面積の
増加分から期待される容量増加分の約70％の容量
増加が得られるにすぎないという欠点があつた。

（発明の目的） 本発明はこれらの欠点を除去するため、｛100｝
面を主表面とするシリコン基板表面に形成した溝
の側面の結晶面を｛100｝面にほぼ平行にするこ
とにより、溝内面に形成するキヤパシタの容量を
増加することを目的とする。

（発明の構成） 上記の目的を達成するため、本発明は主表面を
｛100｝面とするシリコン基板の主表面に形成され
た溝を含む領域に形成されたキヤパシタにおい
て、該溝側面が該シリコン基板の主表面にほぼ垂
直であり、かつ、該溝側面と該シリコン基板の主
表面との交線が＜100＞軸方向にほぼ平行である
ことを特徴とする半導体記憶装置を発明の要旨と
するものである。

さらに本発明は｛100｝面を主表面とするシリ
コン基板表面に耐エツチング膜を形成する工程
と、該シリコン基板表面に形成される溝の側面と
該シリコン基板の主表面との為す交線が＜100＞
軸方向にほぼ平行となるように、該耐エツチング
膜をパターニングする工程と、該パターニングし
た耐エツチング膜をマスクに該シリコン基板表面
に溝を形成する工程と、該溝内面を含むシリコン
基板表面の所定領域に、該所定領域を囲むシリコ
ン基板の導電形とは異なる導電形層を形成する工
程と、酸化雰囲気中の熱処理により溝内面を含む
シリコン基板表面にシリコン酸化膜を形成する工
程と、該溝内面を含むシリコン基板表面の所定領
域に電極を形成することによりキヤパシタを形成
する工程を含むことを特徴とする半導体記憶装置
の製造方法を発明の要旨とするものである。

次に本発明の実施例を添付図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で種々の変更あるいは改良
を行いうることは言うまでもない。

第３図ａは主表面を｛100｝面とし、オリエン
テーシヨンフラツトを＜100＞方向とする通常市
販されているシリコン基板である。該シリコン基
板表面に形成する溝の側面と該シリコン基板の主
表面との為す交線が＜100＞軸方向に平行となる
ように溝をパターニングするには、第３図ａに示
すように矩形溝パターンの一辺を該オリエンテー
シヨンフラツトと45度の角度を為すように形成す
る必要がある。一方、第３図ｂに示すようにオリ
エンテーシヨンフラツトを＜100＞軸方向に形成
した主表面を｛100｝面とするシリコン基板を用
いると、上記矩形溝パターンの一辺を該オリエン
テーシヨンフラツトに平行または垂直にとること
により、該溝側面と該シリコン基板の主表面の為
す交線を＜100＞軸方向に平行にすることができ
る。

通常の半導体記憶装置の製作においては、一つ
の基準線としてシリコン基板のオリエンテーシヨ
ンフラツトを用い、該オリエンテーシヨンフラツ
トに平行または垂直な直線を基本とした図形によ
り回路を形成している。そのため、本発明におい
ては、オリエンテーシヨンフラツトを＜100＞軸
方向に平行にとつたシリコン基板を用いることが
望ましい。そこで、以下の実施例については、オ
リエンテーシヨンフラツトを＜100＞軸方向とし
た主表面｛100｝面のシリコン基板を用いて説明
する。

実施例 １ 比抵抗３〜5Ω−cmのＰ形シリコン基板を用い
て、キヤパシタ領域のシリコン基板表面層にＮ形
層を形成する場合について説明する。Ｎ形シリコ
ン基板を用いる場合には、キヤパシタ領域のシリ
コン基板表面層にホウ素等の不純物によりＰ形層
を形成すればよい。第４図は、第３図ｂに示した
ような矩形溝パターンの一辺を〔010〕軸方向に
形成したときの〔100〕軸方向の断面図である。
Ｐ形シリコン基板１上に耐エツチング膜として例
えばシリコン酸化膜２を厚さ0.5μｍないし1.0μｍ
形成する。シリコン酸化膜はシリコン基板１の熱
酸化またはシランおよび酸素の化学的気相成長法
（CVD）により形成する。該シリコン酸化膜は、
パターニングしたレジストをマスクに反応性イオ
ンエツチング（RIE）によりエツチングし溝３を
形成する。RIEは、例えばCF₄および水素を用い
て、圧力0.01torr、RF出力0.2ないし0.5W／cm²で
行う。次に、該レジストを除去したのち、シリコ
ン酸化膜２を耐エツチングマスクとしてシリコン
基板１をRIEによりエツチングする。シリコン基
板のRIE条件は、例えば、CBrF₃を用いて圧力14
ｍtorr、RF出力0.1W／cm²とする。該RIE条件に
よりアンダーカツトが無く、溝側面がシリコン基
板主表面にほぼ垂直な溝を形成することができ
る。以下で述べるキヤパシタ電極層により該溝が
埋め込まれるためには、該溝の幅は該キヤパシタ
電極層の厚さの２倍以下が望ましい。例えば、該
キヤパシタ電極層として厚さ0.3μｍの多結晶シリ
コン膜を用いるとき、該溝幅を0.5μｍとすれば、
該溝を完全に埋め込むことができる。RIEにより
発生する該溝内面の汚染またはダメージ層を除去
するために、例えば弗酸：硝酸：酢酸を１：
999：100の体積比で混合した混酸により該溝内面
を200ないし500〓エツチングする。シリコン酸化
膜２を緩衝弗酸液により除去したのち、第５図に
示すように、溝３を含むシリコン基板表面にリン
を含むシリコン酸化膜４を形成し、熱処理により
リンを拡散させ、シリコン基板表面にＮ形層５を
形成する。リンドープシリコン酸化膜４は、シラ
ン、ホスフインおよび酸素を用いて350ないし500
℃のCVD法により形成する。リンドープシリコ
ン酸化膜を用いた場合、窒素中、1000℃、１時間
の熱処理により表面濃度９×10¹⁸cm^-3、接合深さ
0.2μｍのＮ形層を形成することができる。ここで
はＮ形層の形成にリンドープシリコン酸化膜から
のリン拡散を用いた場合を説明したが、リンに代
えて砒素等のＮ形不純物をドープしたシリコン酸
化膜を拡散源に用いることもできる。また、ホス
フインガス等のＮ形不純物を含むガスによる気相
拡散を用いてＮ形層を形成しても差し支えない。

次に、リンドープシリコン酸化膜４を緩衝弗酸
液により除去したのち、第６図に示すようにキヤ
パシタ絶縁膜としてシリコン酸化膜６を形成す
る。シリコン酸化膜は、例えば、ドライ酸素中で
900℃、35分の熱酸化により｛001｝面上に厚さ約
150〓形成することができる。該溝側面はシリコ
ン基板の主表面にほぼ垂直であり、かつ、該溝側
面と、シリコン基板の主表面との交線が〔010〕
軸にほぼ平行となるようにパターニングしている
ため、該溝側面は｛100｝面にほぼ平行である。
従つて、該溝側面とシリコン基板主表面上にはほ
ぼ等しい厚さのシリコン酸化膜を形成することが
できる。

次に、第７図に示すように、シランおよびホス
フインのCVD法によりリンをドープした多結晶
シリコン膜を堆積したのち、パターニングしたレ
ジストをマスクにしてエツチングを行い多結晶シ
リコン膜によるキヤパシタ電極７を形成する。該
リンドープ多結晶シリコン膜の厚さは、前述した
ように、溝３の幅の1/2よりは厚いことが望まし
い。リンドープ多結晶シリコン膜に代えて、不純
物をドープしない多結晶シリコン膜を堆積したの
ちイオン注入によりリンを添加してもよい。その
際の形成条件としては例えば、不純物をドープし
ない多結晶シリコン膜をシランのCVD法により
厚さ0.3μｍ堆積したのち、注入エネルギー
70KeV、注入量１×10¹⁶cm^-2でリンをイオン注入
したのち、窒素中、1000℃、30分の熱処理を行え
ばよい。リンドープ多結晶シリコンに代えて砒素
をドープした多結晶シリコンあるいは、気相から
の拡散でリンまたは砒素を多結晶シリコンに添加
してもよい。

実施例 ２ 実施例１では、キヤパシタ形成領域のシリコン
基板表面に、該キヤパシタ領域を囲むシリコン基
板の導電形とは異なる導電形の導電層を設けた場
合について説明したが、第８図に示すように、該
導電層を設けないキヤパシタを形成することもで
きる。この場合には、実施例１の工程において、
第５図に対応する工程を省略する。第８図に示す
キヤパシタを１トランジスタ１キヤパシタ形のメ
モリセルに適用して、キヤパシタに電荷を貯える
には、キヤパシタ領域のシリコン基板表面に反転
層を形成するために必要な電圧以上の電圧をキヤ
パシタ電極に印加する必要がある。尚図中１はＰ
形シリコン基板、６はシリコン酸化膜、７は多結
晶シリコン膜を示す。

実施例 ３ シリコン基板表面の所定領域にシリコン基板の
導電形とは異なる導電形をもつ、いわゆるウエル
が形成され、該ウエル内部に実施例１に述べたキ
ヤパシタを形成する場合を説明する。第９図に示
すようにＮ形シリコン基板８の表面にＰ形ウエル
９を形成するにはイオン注入または気相拡散法ま
たは固相拡散法により該シリコン基板表面にＰ形
不純物をドープする。例えば、ホウ素をイオン注
入し、接合深さ5μｍのＰ形ウエルを形成するに
は、パターニングしたレジストをマスクに注入エ
ネルギー40KeV、注入量10¹²〜10¹³cm^-2の条件で
ホウ素をイオン注入したのち、レジストを除去
し、窒素中、1100〜1200℃で５〜10時間の熱処理
を行う。次いで、実施例１で説明したように第９
図に示すＰ形ウエル９内に接合深さより浅い溝を
形成し、該溝を含むキヤパシタ形成領域を囲むシ
リコン基板表面に、該キヤパシタ領域を囲むシリ
コン基板領域であるＰ形ウエル９の導電形とは異
なる導電形の導電層５を形成し、熱酸化によりシ
リコン酸化膜６を形成し、キヤパシタ電極７を形
成する。

実施例 ４ 実施例１、２および３は、キヤパシタ単体の形
成法について述べたが、実施例４では、いわゆる
１トランジスタ１キヤパシタ形のメモリセルに実
施例１を適用した場合の形成法について説明す
る。

第１０図はＰ形シリコン基板１の主表面である
（100）面に素子間分離用シリコン酸化膜１０を形
成したのち、パターニングしたレジスト１１をマ
スクに該シリコン基板表面のキヤパシタ形成領域
に例えば、砒素を注入エネルギー80KeV、注入
量７×10¹²cm^-2の条件でイオン注入し、Ｎ形層１
２を形成する。

次に、第１１図に示すように、熱酸化により厚
さ200〜500〓のシリコン酸化膜１３を形成し、次
いで、シランおよびアンモニアを用いたCVD法
により厚さ500〜2000〓のシリコン窒化膜１４を
堆積し、次いでシランおよび酸素を用いたCVD
法により厚さ0.7〜1.0μｍのシリコン酸化膜２を
堆積し、リソグラフイーによりパターニングされ
たレジスト層１５を形成する。次いで、パターニ
ングしたレジストパタンをマスクにシリコン酸化
膜２、シリコン窒化膜１４およびシリコン酸化膜
１３をRIEによりエツチングする。次いで、レジ
スト１５を除去したのちシリコン酸化膜２をエツ
チングマスクとして、実施例１で述べた方法によ
りシリコン基板表面にRIEにより溝を形成し、混
酸により溝内面をエツチングし、シリコン酸化膜
２を除去する。

次に、第１２図に示すように、リンドーブシリ
コン酸化膜４を溝内に堆積したのち、実施例１で
述べた熱処理条件により該溝内面にリンを拡散
し、Ｎ形層５を形成する。ここで、溝内面に形成
したＮ形層は、シリコン基板の主表面に形成した
Ｎ形層１２と接続している。次いで実施例１で述
べたように、リンドープシリコン酸化膜４を除去
し、熱酸化によりシリコン酸化膜６を形成する。

次に、第１３図に示すように、多結晶シリコン
によりキヤパシタ電極７を形成し、その表面を酸
化し、シリコン酸化膜１６を形成する。トランス
フアゲート用トランジスタのゲート絶縁膜１７と
して例えばシリコン酸化膜を100ないし500Å形成
したのち、ゲート電極１８として例えばリンをド
ープした多結晶シリコンあるいは、モリブデン、
タングステン等の高融点金属あるいはシリサイド
化合物を形成し、キヤパシタ電極７およびゲート
電極１８をマスクにソースおよびドレイン用のＮ
形層１９を形成する。

次に第１４図ａに示すように、層間絶縁膜とし
て例えばリンドープシリコン酸化膜２０を堆積
し、コンタクトホール２１を形成し、アルミニウ
ム配線２２を形成する。

第１４図ｂに、第１４図ａに対応するメモリセ
ルの平面図を示す。セルキヤパシタ領域内の斜線
部に溝が形成されている。第１５図および第１６
図は、メモリキヤパシタ領域内に形成する溝３の
レイアウト例を示す。実施例１で述べたように、
第１５図に示す溝において、該溝は＜010＞軸方
向にほぼ平行に形成されている。

第１６図においても、溝３は＜010＞軸方向に
ほぼ平行に形成されている。

（発明の効果） 叙上のように、本発明によればキヤパシタ領域
に形成された溝において該溝側面は｛100｝面に
ほぼ平行であることから、溝側面にゲート酸化膜
として熱酸化により形成されるシリコン酸化膜厚
はシリコン基板の主表面に形成される膜厚とほぼ
同じであるため、従来、｛110｝面にほぼ平行な溝
側面をもつ溝を用いて形成されていたキヤパシタ
よりもキヤパシタ容量を大きくできる利点があ
る。

【図面の簡単な説明】

第１図は従来の１トランジスタ形メモリセルの
断面図、第２図は側面をほぼ｛110｝面とする溝
形キヤパシタの主表面および側面の面積と容量の
関係、第３図ａおよびｂは｛001｝面を主表面と
しオリエンテーシヨンフラツトを各々＜110＞お
よび＜100＞とするシリコン基板を示し、第４図
ないし第７図は溝を〔010〕方向に形成し、該溝
内面にＮ形層を形成したキヤパシタの各工程にお
ける断面図、第８図は溝内面にＮ形層をもたない
キヤパシタ、第９図はＰ形ウエル内に、キヤパシ
タ電極下にＮ形層をもつキヤパシタを形成した場
合の断面図、第１０図ないし第１４図ａはメモリ
セルの各工程における断面図、第１４図ｂはメモ
リセルの平面図、第１５図および第１６図はセル
キヤパシタ内に１本の直線状の溝をもつ場合以外
の溝レイアウト例を示す。 １……Ｐ形シリコン基板、２……シリコン酸化
膜、３……溝、４……リンドープシリコン酸化
膜、５……Ｎ形層、６……シリコン酸化膜、７…
…多結晶シリコン膜、８……Ｎ形基板、９……Ｐ
形ウエル、１０……シリコン酸化膜、１１……レ
ジスト、１２……Ｎ形層、１３……シリコン酸化
膜、１４……シリコン窒化膜、１５……レジス
ト、１６……シリコン酸化膜、１７……ゲート絶
縁膜、１８……ゲート電極、１９……Ｎ形層、２
０……層間絶縁膜、２１……コンタクトホール、
２２……アルミニウム配線。

Claims (1)

1. 【特許請求の範囲】 １ 主表面を｛100｝面とするシリコン基板の主
   表面に形成された溝を含む領域に形成されたキヤ
   パシタにおいて、該溝側面が該シリコン基板の主
   表面にほぼ垂直であり、かつ該溝側面と該シリコ
   ン基板の主表面との交線が＜100＞軸方向にほぼ
   平行であることを特徴とする半導体記憶装置。 ２ シリコン基板の主表面に形成された溝を含む
   領域に形成されたキヤパシタにおいて、該キヤパ
   シタ形成領域の溝内面を含むシリコン基板表面層
   の導電形が、該キヤパシタ形成領域を囲むシリコ
   ン基板の導電形とは異なることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。 ３ ｛100｝面を主表面とするシリコン基板表面
   に耐エツチング膜を形成する工程と、該シリコン
   基板表面に形成される溝の側面と該シリコン基板
   の主表面との為す交線が＜100＞軸方向にほぼ平
   行となるように、該耐エツチング膜をパターニン
   グする工程と、該パターニングした耐エツチング
   膜をマスクに該シリコン基板表面に溝を形成する
   工程と、該溝内面を含むシリコン基板表面の所定
   領域に、該所定領域を囲むシリコン基板の導電形
   とは異なる導電形層を形成する工程と、酸化雰囲
   気中の熱処理により溝内面を含むシリコン基板表
   面にシリコン酸化膜を形成する工程と、該溝内面
   を含むシリコン基板表面の所定領域に電極を形成
   することによりキヤパシタを形成する工程を含む
   ことを特徴とする半導体記憶装置の製造方法。 ４ シリコン基板表面に形成される溝の側面と該
   シリコン基板の主表面との為す交線が＜100＞軸
   方向にほぼ平行となるように耐エツチング膜をパ
   ターニングする工程において、主表面を｛100｝
   面とするシリコン基板のオリエンテーシヨンフラ
   ツトが＜100＞軸方向であるシリコン基板を用い
   ることにより、該交線が該オリエンテーシヨンフ
   ラツトにほぼ平行またはほぼ垂直になるようにパ
   ターニングすることを特徴とする特許請求の範囲
   第３項記載の半導体記憶装置の製造方法。