KR100217274B1 - 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법 - Google Patents
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Abstract
누적 전극의 표면을 러프닝하여 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법
1 나노미터 이하의 두께를 갖는 실리콘 질화물의 경계층(15b,15d)가 폴리실리콘의 입자 크기를 줄이기 위하여 커패시터(13)의 누적 전극(13a)의 일부를 형성하는 인접한 2개의 인-도핑된 폴리실리콘층(16a,16b,16c)사이에 삽입되어 있으며, 따라서 인-도핑된 폴리실리콘층의 표면에 노출된 입자 경계들을 증가시키게 되고, 고온의 인산이 입자 경계들을 선택적으로 에칭함으로써 인-도핑된 폴리실리콘층의 표면적을 증가시키게 된다.
Description
제1(a)도 내지 제1(d)도는 일본 특허 출원 제5-219370호에 개시된 종래 기술의 공정 순서를 도시한 단면도.
제2(a)도 내지 제2(c)도는 종래 기술의 공정 순서에 포함된 러프닝 순서를 나타내는 개략 단면도.
제3(a)도 내지 제3(d)도는 본 발명에 따른 공정 순서를 나타내는 개략 단면도.
제4도는 다중-레벨 폴리실리콘 구조물을 나타낸 개략도.
제5(a)도는 종래 기술의 누적 전극을 나타낸 개략 단면도.
제5(b)도는 본 발명에 따른 공정으로 제조된 커패시터의 누적 전극을 나타낸 개략 단면도.
제6(a)도 내지 제6(d)도는 본 발명에 따른 또 다른 공정 순서를 나타낸 개략 단면도.
제7도는 N2O의 흐름 속도와 증착된 실리콘의 입자 크기 사이의 관계를 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
1,11 : p-형 실리콘 기판 2,14 : 층간 절연층
3 : 폴리실리콘층 4,13 : 저장 커패시터
12 : n-채널 증가형 스위칭 트랜지스터 15 : 다중-레벨 폴리실리콘 구조물
16 : 다중-레벨 폴리실리콘 스트립 구조물
본 발명은 반도체 장치에 관한 것으로서, 특히 누적 전극(accumulating electrode)의 표면을 러프닝(roughening)함으로써 커패시턴스를 증가시킨 커패시터를 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
커패시터는 반도체 집적 회로 장치의 중요한 회로 구성요소 중 하나이다.
예를 들어, 반도체 다이나믹 랜덤 억세스 메모리 장치는 데이타 정보의 비트를 저장 하기 위한 다수의 다이나믹 랜덤 억세스 메모리 셀을 포함하고 있으며, 표준 다이나믹 랜덤 억세스 메모리 셀은 일련의 스위칭 트랜지스터 및 저장 커패시터에 의해 구현된다.
다이나믹 랜덤 억세스 메모리 장치의 집적도는 점점 높아지고 있고, 저장 커패시터는 점차적으로 소형화되고 있다. 저장 커패시터는 극도로 좁은 영역을 차지하게 될 것이다. 그러나, 데이타 비트는 저장 커패시터에 누적된 전하의 형태로 저장된다. 전하량이 소정의 기간 동안 데이타 비트를 유지하기에는 너무 작은 경우, 다이나믹 랜덤 억세스 메모리 셀은 데이타 저장 장치로서 신뢰할 수 없으며, 제조업자는 누적 전하를 감소시키지 않으면서 저장 커패시터에 할당한 점유 영역을 줄일 필요가 있다.
누적 전하를 감소시키지 않고 점유 면적을 줄이기 위해서는, 3차원 커패시터가 제안되어 있다. 트렌치형(trench-type) 저장 커패시터(storage capacitor) 및 적층형 커패시터가 3차원 커패시터의 일반적인 일례이다. 트렌치형 저장 커패시터와 적층형 저장 커패시터는 서로 장단점이 있다. 적층형 커패시터의 특기할만한 점은 알파 소립자(alpha particle)및 인접 신호 라인과 주변 회로로부터의 노이즈에 대한 내성(resistive feature)이 우수하다는 것이다. 이 특성은 회로 동작의 안정성에 기여하게 되고, 데이타 저장 장치로서의 반도체 다이나믹 랜덤 억세스 메모리의 신뢰성을 향상시킨다. 이 때문에, 0.15미크론 설계룰(design rule)하에서 설계된 1기가 비트 반도체 다이나믹 랜덤 억세스 메모리에는 적층형 커패시터가 바람직하다.
1 기가 비트 다이나믹 랜덤 억세스 메모리 셀이 주변 회로의 회로 구성요소와 함께 소형 실리콘 칩상에 제조되는 경우, 제조자는 누적 전하의 감소없이 각 다이나믹 랜덤 억세스 메모리 셀에 할당된 영역을 줄일 필요가 있다. 전하량은 누적 전극의 표면적에 비례하며, 일본 특허 공개 제5-219370호에 러프링 기술(roughening technology)을 이용하여 누적 전극의 표면적을 확장하는 것에 대해 기술되어 있다.
제1(a)도 내지 제1(d)도는 일본 특허 출원에 개시된 적층형 커패시터를 형성하는 종래 방법을 설명하고 있다. 먼저, n-형 도펀트 불순물이 p-형 실리콘 기판(1)에 도입되어 불순물 영역(1a)을 형성한다. 제1(a)도 내지 제1(d)도에 도시되어 있지는 않지만, 불순물 영역(1a)은 스위칭 트랜지스터의 n-형 소오스 영역으로 동작한다.
차후에 대기압 화학적 기상 증착법을 사용하여 실리콘 산화물이 100 나노미터 내지 300 나노미터의 두께로 증착되어 층간 절연층(inter-level insulating layer)(2)을 형성한다. 적당한 포토레지스트 마스크(도시안됨)가 리쏘그라피 기술을 사용하여 층간 절연층(2)상에 형성된다. 포토레지스트 마스크는 n-형 불순물 영역(1a)상의 층간 절연층(2)의 일부를 노출시키고, 그 노출된 부분은 접촉홀(2a)을 형성하기 위해 건식 에칭에 의해 제거된다.
차후에, 폴리실리콘이 저압 화학적 기상 증착법을 사용하여 이 구조물의 전표면에 걸쳐 200 내지 400 나노미터의 두께로 증착되며, 폴리실리콘은 접촉홀(2a)을 통해 n-형 불순물 영역(1a)과 접촉하고 있는 폴리실리콘층(3)을 형성한다. 증착된 폴리실리콘은 제2(a)도에 도시된 바와 같이 기둥 형상의 입자(3a)를 형성하고, 입자 경계들(3b)은 수직 방향으로 그 상부 표면(3c)에 까지 뻗어 있다. 그 결과 이 단계에서 생기는 구조물이 제1(a)도에 도시되어 있다.
인(phosphorous)이 폴리실리콘 층(3)내로 열확산되어 폴리실리콘 층(3)은 인으로 1020cm-3도핑된다.
적당한 포토레지스트 마스크가 인-도핑된 폴리실리콘 층(3)의 상부 표면에 리소그래피 공정을 통해 형성되고, 인-도핑된 폴리실리콘 층(3)은 건식 에칭법을 사용하여 인-도핑된 폴리실리콘 스트립(3d)으로 패턴화된다. 이 단계에서의 결과가 제1(b)도에 도시되어 있다.
그 다음에, 인-도핑된 폴리실리콘 스트립(3d)은 다음과 같이 러프닝된다. 먼저, 인-도핑된 폴리실리콘 스트립(3d)은 60 내지 90분 동안 섭씨 140 내지 170도에서 인산 용액에 담구어진다. 인은 입자 경계들(3b) 및 결정 결함에서 분경(segregate)되고, 인산은 입자 경계들(3b) 및 결정 결함을 선택적으로 에칭한다. 그 결과, 입자 경계들(3b)에 깊은 균열부가 생기게 되고 표면부(3f)는 제2(b)도에 도시한 바와 같이 다공성으로 된다.
인-도핑된 폴리실리콘 스트립(3d)은 비등방성 에칭액을 사용하여 불순물 농도에 종속되지 않고 에칭된다. 에칭액의 전형적인 한예로는 순수로 희석된 암모니아-과산화수소의 혼합물이 있다. 에칭액은 다공성 폴리실리콘(3f)을 제거하고 제2(c)도에 도시된 바와 같이 균열부(crevasses;3e)를 확대시킨다.
인-도핑된 폴리실리콘 스트립(3d)의 전표면이 러프닝되고, 누적 전극(4a)이 제1(c)도에 도시된 바와 같이 인-도핑된 폴리실리콘 스트립(3d)으로부터 형성된다.
그 다음에, 누적 전극(4a)은 플루오르화수소산 용액으로 처리되고, 누적 전극(4a)으로부터 자연 산화물이 에칭 제거된다. 실리콘 질화물이 저압 화학적 기상 증착법을 사용하여 이 구조물의 전 표면상에 5 내지 10 나노미터의 두께로 증착되며, 이 실리콘 질화물층은 저장 커패시터(4)의 유전 박막(4b)의 역할을 한다.
마지막으로, 폴리실리콘이 유전 박막(4b)상에 200 내지 300 나노미터의 두께로 저압 화학적 기상 증착법을 사용하여 증착되며, 인이 폴리실리콘 층으로 열확산된다. 인-도핑된 폴리실리콘 층은 적층형 저장 커패시터(4)의 대응 전극(counter electrode)(4c)의 역할을 하고, 그 결과의 구조물이 제1(d)도에 도시되어 있다.
이와같이, 누적 전극(4a)은 2 단계, 즉 입자 경계들(3b) 및 결정 결함에 대한 선택적 에칭 단계 및 균열부(3e)를 확장시키기 위한 비등방성 에칭 단계의 러프닝 공정을 통해 표면적이 증가한다. 제1(a)도 내지 제1(d)도에 도시한 종래 기술의 공정은 지느러미 모양의(fin-type) 저장 커패시터 및 원통형 저장 커패시터를 제조하는 다른 종래 기술보다 더 간단하며 제조단가도 줄인다.
그러나, 종래 기술의 2단계 러프닝 공정은 차세대 반도체 다이나믹 랜덤 억세스 메모리 장치에 이용할 수 있는 저장 커패시터에 충분한 폭의 거친 표면을 제공할 수 없다.
상세하게 말하면, 종래 기술의 2단계 러프닝 공정은 기둥 형상의 입자(3a)를 준비하는 것으로 시작하며, 고온 인산 용액이 먼저 제1 단계에서 상부 표면(3c)에 노출된 입자 경계들(3b)을 침식하게 된다. 균열부(3e)는 상부 표면(3c)에 노출된 입자 경계들(3b)로부터 아래쪽으로 뚫고 들어가 제2 단계에서 이 균열부(3e)는 확대된다. 따라서, 표면적의 증가는 초기에 상부 표면(3c)에 노출된 입자 경계들에 크게 종속되어 있다. 입자 크기는 상부 표면(3c)에 노출된 입자 경계들의 양을 결정하며, 입자 크기는 도핑된 폴리실리콘 층(3)의 두께를 감소시킴으로써 줄어들게 된다.
이와같이, 엷게 도핑된 폴리실리콘은 표면 러프닝을 통한 표면적의 증가에 바람직하다.
반면에, 누적 전극(4a)의 두께가 감소하게 되면, 측면 표면도 감소된다. 따라서, 진하게 도핑된 박막 폴리실리콘 층(3)은 측면을 고려하면 표면적의 증가에 바람직하다. 이와같이, 측면 표면과 거친 표면은 서로 장단점이 있으며, 종래 기술의 2단계 러프닝 공정을 통해 증가되는 표면적에는 한계가 있다.
따라서 본 발명의 중요한 목적은 커패시턴스가 크게 증가된 커패시터를 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
이 목적을 달성하기 위하여, 본 발명은 폴리실리콘의 입자 크기를 감소시키기 위해 폴리실리콘의 결정 성장을 반복적으로 중단하는 것을 제안하고 있다.
본 발명의 한 특징에 따르면, a) 산소, 질소 및 탄소로 구성되는 군으로부터 선택된 원소를 폴리실리콘 층의 증착 기간 동안에 폴리실리콘 층에 도입하는 단계;
b) 폴리실리콘 층의 표면을 에칭액에 노출시켜 그 표면을 러프닝하는 단계; c) 폴리 실리콘 층의 표면을 유전층으로 피복하는 단계; 및 d) 유전층을 도전층으로 피복하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 특징에 따르면, a)반도체 구조물을 준비하는 단계; b)V족 또는 Ⅲ족의 도펀트 불순물로 도핑된 다수의 폴리실리콘 스트립과 다수의 폴리실리콘 스트립 중 2개의 폴리실리콘 스트립 사이에 삽입된 적어도 하나의 경계 스트립을 포함하는 다중-레벨 폴리실리콘 스트립을 반도체 구조물 상에 형성하여 상기 다수의 폴리실리콘 스트립중 2개의 폴리실리콘 스트립 사이에서의 폴리실리콘의 결정 성장을 저지하는 단계; c)폴리실리콘의 입자 경계들을 따라 깊은 균열부를 형성하여 다중-레벨 폴리실리콘 스트립 구조물의 표면을 러프닝함으로써 누적 전극을 형성하는 단계; d) 누적 전극을 유전막 구조물로 피복하는 단계; 및 e) 유전막 구조물을 대응 전극으로 피복하여 커패시터를 완성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
적어도 하나의 경계층이 실리콘 질화물 및 실리콘 질화물, 산소, 실리콘 산화물 또는 탄소를 포함하는 폴리실리콘으로 형성될 수도 있다.
본 발명의 또다른 특징에 따르면, a) 반도체 구조물을 준비하는 단계; b)폴리실리콘의 입자 크기를 감소시키기 위해 N2O를 함유하는 공정 가스를 사용하여 기상 증착법을 통해 반도체 구조물 상에 폴리실리콘 스트립-상기 폴리실리콘 스트립은 V족 또는Ⅲ족으로 도핑되어 폴리실리콘 스트립의 입자 경계들을 따라 분결됨-을 형성하는 단계; c) 입자 경계들을 따라 깊은 균열부를 형성하여 폴리실리콘 스트립의 표면을 러프닝함으로써 폴리실리콘 스트립으로부터 누적 전극을 형성하는 단계; d) 누적 전극을 유전막 구조물로 피복하는 단계; 및 e) 유전막 구조물을 대응 전극으로 피복하여 커패시터를 완성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
기상 증착법은 다음 단계에서 폴리실리콘 스트립으로 변환되는 비정질 실리콘 층을 먼저 형성한다.
본 발명에 따른 방법의 특징 및 잇점들은 첨부된 도면과 관련한 이하의 설명으로부터 보다 분명히 이해될 것이다.
[실시예 1]
제3(a)도 내지 제3(d)도는 본 발명을 실시한 다이나믹 랜덤 억세스 메모리 셀을 제조하는 공정 순서를 설명한다. 본 발명을 실시하는 공정은 p-형 실리콘 기판(11)을 준비하는 것으로 시작하며, 실리콘의 국부 산화 공정을 사용하여 p-형 실리콘 기판(11)의 주표면 상에 후막 필드 산화물 층(도시안됨)이 선택적으로 성장된다. 후막 필드 산화물 층은 다수의 활성 영역을 한정하며, 활성 영역중 하나(11a)는 한쌍의 다이나믹 랜덤 억세스 메모리 셀에 할당된다. 그러나, 다이나믹 랜덤 억세스 메모리 셀 중 단지 하나만이 설명의 간단함을 위해 제1(a)도 내지 제1(d)도에 도시되어 있다.
박막 게이트 산화물 층(12a)은 활성 영역(11a)상에 열적으로 성장되며, 도전성 물질이 이 구조물의 전표면상에 증착된다. 포토레지스트 마스크는 리소그래피 공정을 통해 증착된 물질의 도전측 상에 제공되며, 도전층은 박막 게이트 산화물 층(12a)상의 게이트 전극(12b)으로 패턴화된다.
비소 등의 n-형 도펀트 불순물이 활성 영역(11a) 내로 이온 주입되고, n-형 소오스 영역(12c) 및 n-형 드레인 영역(12d)이 게이트 전극(12b)과 자기 정렬 방식으로 형성된다. 박막 게이트 산화물 층(12a), 게이트 전극(12b), n-형 소오스 영역(12c)및 n-형 드레인 영역(12d)은 전체로서 n-채널 증가형 스위칭 트랜지스터(12)를 구성하며, n-채널 증가형 스위칭 트랜지스터(12)는 저장 커패시터(13)와 함께 결합하여 다이나믹 랜덤 억세스 메모리 셀을 형성한다.
실리콘 산화물은 화학적 기상 증착법을 사용하여 n-채널 증가형 스위칭 트랜지스터(12)상에 증착되어 실리콘 산화물층을 형성한다. 화학-기계적 연마에 의해 실리콘 산화물 층 상에 평탄한 표면이 생성되고, 층간 절연층(14)이 완성된다. 이 예에서, 층간 절연층(14)은 두께가 1 미크론이다.
그 다음에, 적당한 포토레지스트 마스크(도시안됨)가 층간 절연층(14)상에 형성되고, n-형 소오스 영역(12c)상의 층간 절연층(14)의 일부를 노출시킨다. 노출된 층간 절연층(14)은 건식 에칭법에 의해 에칭 제거되고 접촉홀(14a)이 층간 절연층(14)에 형성된다. n-형 소오스 영역(12c)은 접촉홀(14a)에 일부가 노출된다.
그 결과의 구조물이 저압 화학적 기상 증착 시스템(도시안됨)의 반응로에 놓여지면 SiH4및 N2의 혼합 가스를 반응로에 도입된다. 반응로는 1 torr로 유지되고 실란, 즉 SiH4는 반응로에서 섭씨 600도 내지 650도에서 분해된다. 폴리실리콘은 분당 15 내지 20 나노미터로 층간 절연층(14)상에 증착된다. 폴리실리콘은 200 나노미터의 두께로 성장하여 제1폴리실리콘 층(15a)을 형성한다.
제1 폴리실리콘 층(15a)의 두께가 200 나노미터에 이르게 되면, 암모니아 가스가 30초 동안 SiH4와 N2의 가스 혼합물에 혼합되어 실란 가스의 1 내지 10 퍼센트로 조절된다. 그 결과, 제1 폴리실리콘 층(15a)은 제1 경계층(15b)로 피복된다.
제1 경계층(15b)은 극히 얇으며, 이 예에서는 그 두께가 1 나노미터 이하이다. 제1 경계층(15b)은 실리콘 질화물 또는 질화물-함유 폴리실리콘(nitride-containing polysilicon)으로 형성된다.
제1 경계층(15b)이 제1 폴리실리콘층(15a)상에 형성되면, 저압 화학적 기상 증착 시스템은 암모니아 가스를 차단하고, 실란과 질소의 가스 화합물을 반응로에 계속하여 공급한다. 그 다음에, 폴리실리콘을 제1 경계층(15b)상에 다시 증착하고, 제2 폴리실리콘층(15c)은 제1 경계층(15b)상에 200 나노미터의 두께로 성장한다.
제1 경계층(15b)은 폴리실리콘의 결정 성장을 저지시키며, 제2 폴리실리콘 층(15c)은 제1 경계층(15b)상의 결정 씨드(crystal seed)로부터 성장한다. 이 때문에, 제1 및 제2 폴리실리콘 층(15a,15c)의 결정 입자는 제1 경계층(15b)없이 연속하여 성장된 폴리실리콘층의 결정 입자보다 작다.
제2 폴리실리콘층(15c)의 두께가 200 나노미터에 이르게 되면, 암모니아 가스는 실란과 질소의 가스 화합물에 다시 혼합되며, 제2 경계층(15d)이 제1 경계층(15b)과 유사하게 제2 폴리실리콘층(15c) 상에 형성된다. 제2 경계층(15d)은 제1 경계층(15b)과 동일한 물질로 형성되며, 그 두께는 제1 경계층(15b)과 같다.
제2 경계층(15d)이 형성되면, 저압 화학적 기상 증착 시스템은 암모니아 가스를 차단하고, 제2 경계층(15d)상에 제3 폴리실리콘층(15e)을 증착하기 위하여 실란과 질소의 가스 혼합물을 계속하여 공급하게 된다. 제3 폴리실리콘층(15e)은 200 나노미터의 두께를 갖는다.
제2 경계층(15d)은 폴리실리콘의 결정 성장을 저지하며, 제3 폴리실리콘층(15e)은 제2 경계층(15d)상의 씨드로부터 결정 성장을 다시 시작한다. 이와같이, 폴리실리콘의 성장은 제1 및 제2 경계층(15b,15d)에 의해 두번 저지되며, 이러한 불연속적인 성장(discontinuity)은 제4도에 도시한 바와 같이, 제1및 제2 폴리실리콘층(15a,15c)의 입자들(15f)사이에 그리고 제2및 제3 폴리실리콘층(15c,15e)의 입자들 사이에 불연속이 있게 된다. 이 결과, 상부 표면(15g)상의 입자 크기는 경계층이 없이 성장된 동일 두께의 폴리실리콘의 입자 크기의 반으로 줄어든다.
제1 내지 제3 폴리실리콘층(15a,15b,15c)및 제1및 제2 경계층(15b, 15d)은 전체로서 다중-레벨 폴리실리콘 구조물(15)을 구성한다. 이 단계의 결과 구조물은 제3(a)도에 도시되어 있다.
그 다음에, 적당한 포토레지스트 마스크(도시안됨)가 리소그래피 기술을 이용하여 다중-레벨 폴리실리콘 구조물(15)의 상부 표면(15f)상에 형성되며, 다중-레벨 폴리실리콘 구조물(15)은 건식 에칭법을 이용하여 다중-레벨 폴리실리콘 스트립 구조물(16)로 패턴화된다. 다중-레벨 폴리실리콘 스트립 구조물(16)은 제1 폴리실리콘층(15a), 제2 폴리실리콘 층(15b)및 제3 폴리실리콘 층(15c)에 각각 대응하는 제1 폴리실리콘 스트립(16a), 제2 폴리실리콘 스트립(16b) 및 제3 폴리실리콘 스트립(16c)을 포함하며, 제1 경계층(15b) 및 제2 경계층(15d)은 다중-레벨 폴리실리콘 스트립 구조물(16)에 남아있게 된다.
인은 다중-레벨 폴리실리콘 스트립 구조물(15)로 열확산된다. 열확산은 결정 입자(15f)가 재결정하는 것을 방지하기 위하여 섭씨 850도 이하에서 행해진다. 이 때문에, 입자 크기는 열확산 동안에는 증가되지 않는다. 인 농도가 2×1020cm-3내지 4×1020cm-3의 범위에 있도록 다른 조건들을 조절한다. 이 단계의 결과 구조물은 제3(b)도에 도시되어 있다.
그 다음에, 다중-레벨 폴리실리콘 스트립 구조물(16)이 러프닝된다. 즉, 다중-레벨 폴리실리콘 스트립 구조물(16)의 상부 표면 및 측면 표면은 입자 경계들(15h)(제4도 참조)을 따라 있는 깊은 균열부(16e) 및 제1 및 제2 경계층(15b,15d)에 의해 러프닝된다.
상세하게 말하자면, 러프닝은 2단계의 에칭으로 실현된다. 먼저, p-형 실리콘 기판(11)을 진하게 인-도핑된 폴리실리콘 및 약하게 인-도핑된 폴리실리콘 사이의 선택성을 갖는 에칭액에 담근다. 이 경우, 섭씨 150도 내지 200도의 고온 인산이 제1 러프닝 단계에서 사용되며, 고온 인산이 진하게 인-도핑된 폴리실리콘을 30분 동안 선택적으로 에칭하게 된다.
인은 제1 내지 제3 폴리실리콘 스트립(16a 내지 16c) 및 제1 및 제2 경계층(15b,15d)에서의 입자 경계들(15h) 및 결정 결함을 따라 분결된다. 그 결과, 깊은 균열부(16e)는 입자 경계들(15f) 및 제1 및 제2 경계층(15b,15d)를 따라 발생하며, 제1 내지 제3 폴리실리콘 스트립(16a 내지 16c)의 표면을 다공성으로 된다.
암모니아 및 과산화수소의 혼합물은 제2 러프닝 단계용 에칭액을 준비하기 위하여 순수로 희석된다. 에칭액은 다중-레벨 폴리실리콘 스트립 구조물(16)로부터 다공성 폴리실리콘을 제거한다. 제2 러프닝 단계는 깊은 균열부(16e)를 확대시키고, 제1 및 제2 경계층(15b,15d)을 따라 깊은 균열부(16e)를 한정하는 표면을 평탄화한다. 이와같이, 누적 전극(13a)은 다중-레벨 폴리실리콘 스트립 구조물(16)로부터 형성되며, 이 단계의 결과 구조물이 제3(c)도에 도시되어 있다.
누적 전극(13a)은 의도하지 않은 자연 산화물 박막(thin natural oxide film;도시안됨)으로 피복되어 있으며, 자연 산화물은 희석된 플루오르산에서 누적 전극(13a)로부터 제거된다.
그 다음에, 실리콘 질화물이 화학적 기상 증착법을 사용하여 5 내지 10 나노미터의 두께로 증착되어 유전막(13b)을 형성한다. 유전막(13b)은 누적 전극(13a)의 거친 표면상에 형상을 따라 뻗어 있으며 유전막 구조물의 역할을 한다.
폴리실리콘은 이 구조물의 전표면에 걸쳐 증착되며, 인이 폴리실리콘층에 도핑된다. 인-도핑된 폴리실리콘층은 리소그래피 기술을 통해 패턴화되어 제3(d)도에 도시된 바와 같이 대응 전극을 형성한다.
누적 전극(13a), 유전막(13b)및 대응 전극(13c)은 전체로서 저장 커패시터(13)를 구성한다. 제1및 제2 경계층(15b,15d)은 누적 전극(13a)에 남아 있지만, 제1 및 제2 경계층(15b,15d)이 너무 얇기 때문에, 즉 두께가 1 나노미터 이하이기 때문에, 이들은 저장 캐패시터(13)의 전기적 특성을 열화시키지 않는다.
누적 전극(13a)은 러프닝 공정이 없는 누적 전극보다 표면적이 3배 내지 4배 더 넓다.
제5(a)도 및 제5(b)도는 2단계 러프닝 공정을 거치는 종래 기술의 누적 전극 및 누적 전극(13a)을 도시한다. 결정 입자(3a)는 종래 기술의 누적 전극을 형성한다.
결정 입자(3a)는 매우 높고 결정 크기가 매우 크다. 이 결과 입자 경계들(3b)의 양이 작아진다.
반면에, 제1 및 제2 경계층(15b,15d)으로 인해 결정 입자(15f)가 연속적으로 성장하지 못하게 되며, 결정 입자(15f)는 결정 입자(3a)보다 더 낮다. 이 때문에, 제1 내지 제3 폴리실리콘 층(15a,15c,15e)의 입자 크기는 종래 기술의 누적 전극의 입자 크기보다 더 작고, 입자 경계들(15h)은 입자 경계들(3b)이상이다. 이와같이, 다중-레벨 폴리실리콘 구조물(15)의 두께가 증가하는 경우에도, 결정 입자들(15f)은 확대되지 않으며, 측면 표면은 입자 크기의 희생없이 넓어지게 된다. 게다가, 인은 제1 및 제2 경계층(15b,15d)을 따라 분결되게 되며, 깊은 균열부(16e)가 누적 전극(13a)의 측면 표면상에 생기게 된다. 그 결과, 저장 커패시터(13)의 커패시턴스가 급격하게 증가하게 되고, 차세대 다이나믹 랜덤 억세스 메모리 셀에 이용할 수 있게 된다.
상기한 실시예에서, 암모니아 가스는 실란과 질소의 가스 혼합물과 함께 반응로로 공급되며, 실리콘 질화물 또는 실리코 질화물 함유 폴리실리콘은 제1 및 제2 경계층(15b, 15d)을 형성한다. 암모니아 가스는 N2O 가스 또는 O2가스로 대체될 수 있다. N2O 또는 O2가 공정에서 사용되면, 제1및 제2 경계층(15b,15d)은 산소 또는 실리콘 산화물로 형성된다.
이상 설명으로부터 알 수 있는 바와 같이, 경계층은 결정 입자(15f)의 높이를 한정하게 되며, 결정 경계(15h)를 증가시키게 된다. 다중-레벨 폴리실리콘 스트립 구조물의 표면은 입자 경계들 및 경계층을 따라 러프닝되며, 증가된 입자 경계들로 인해 표면적의 양이 커지게 된다. 이와같이, 본 발명에 따른 공정은 누적 전극(13a)의 표면적을 급격히 증가시키며, 따라서 저장 커패시터의 커패시턴스를 증대시킨다.
[실시예 2]
제6(a)도 내지 제6(d)도는 본 발명을 실시하는 다른 공정 순서를 나타내고 있다. 이 공정은 p-형 실리콘 기판(21)을 준비하는 것으로 시작하며, n-형 불순물 영역(21a)이 p-형 실리콘 기판(21)의 표면부에 형성된다. 실리콘 산화물은 화학적 기상 증착법을 사용하여 500 나노미터 내지 1 미크론의 두께로 증착되며, 실리콘 산화물층은 화학적 기계적 연마를 이용하여 평탄화된다. 그 결과 p-형 실리콘 기판(21)의 주표면은 층간 절연층(22)으로 피복된다.
적당한 포토레지스트 마스크(도시안됨)가 층간 절연층(22)상에 형성되고, 접촉홀(22a)이 건식 에칭 공정을 통해 포토레지스트 마스크에 노출된 영역에 형성된다.
그 다음에, p-형 실리콘 기판(21)은 저압 화학적 기상 증착 시스템의 반응로(도시안됨)에 위치하게 되며, 가스 혼합물이 이 반응로에 공급된다. 가스 혼합물은 1000sccm의 SiH4, 150sccm의 PH3, 20sccm의 N2O 및 N2또는 He 중 하나를 포함하고 있다. 가스 혼합물은 1 torr로 조절되며, 반응로는 섭씨 550 내지 600도로 유지된다. 인-도핑된 비정질 실리콘은 층간 절연층(22)상에 600 나노미터의 두께로 증착되며, 인-도핑된 비정질 실리콘층(23)은 제6(a)도에 도시된 바와 같이 접촉홀(22a)를 통해 n-형 불순물 영역(21a)과 접촉하고 있다.
적당한 포토레지스트 마스크(도시안됨)가 인-도핑된 비정질 실리콘층(23)상에 형성되고, 포토레지스트 마스크가 벗겨진 비정질 실리콘층(23)이 건식 에칭법을 사용하여 제거된다. 그 결과, 비정질 실리콘 스트립(23a)은 제6(b)도에 도시된 바와 같이 층간 절연층(22)으로부터 패턴화된다. 이 예에서, 비정질 실리콘 스트립(23a)은 길이가 0.35 미크론이고 폭이 0.7 미크론이며 높이가 0.6 미크론이다.
비정질 실리콘 스트립(23a)은 섭씨 800 내지 900도에서 30분 동안 질소 분위기에서 열처리되며, 비정질 실리콘은 열처리 동안 결정화된다. 이와같이, 비정질 실리콘 스트립(23a)은 인-도핑된 폴리실리콘 스트립(23b)로 변환되며, 평균 입자 크기는 20 나노미터 이하이다. 비정질 실리콘이 결정화되는 동안, 소량의 산소를 포함하는 화합물은 입자 경계들을 따라 인-도핑된 폴리실리콘의 결정 입자에 석출(precipitation)되어 인의 분결을 촉진시킨다. 이 결과, 다량의 인이 소량의 산소를 포함하는 화합물 주위에 분결된다.
그 다음에, 인-도핑된 폴리실리콘 스트립(23b)은 제1실시예와 유사하게 2단계 러프닝 공정을 통하여 러프닝된다. 상세하게 말하면, p-형 실리콘 기판(21)은 한시간 동안 섭씨 150도 내지 200도의 고온 인산에 담가지고, 고온 인산은 진하게 인-도핑된 폴리실리콘을 선택적으로 에칭하게 된다. 이 결과, 인-도핑된 폴리실리콘의 전표면이 다공성으로 된다.
제2 러프닝 단계의 에칭액을 준비하기 위해 암모니아 과산화수소의 혼합물을 순수로 희석한다. 에칭액은 다공성 폴리실리콘을 제거하여 제6(c)도에 도시한 바아 같이 인-도핑된 폴리실리콘 스트립(23b)을 러프닝한다. 이와같이 러프닝된 인-도핑된 폴리실리콘 스트립(23b)은 저장 커패시터(24)의 누적 전극(24a)의 역할을 한다.
누적 전극(24a)은 의도하지 않은 자연 산화물 박막(도시안됨)으로 피복되어 있으며, 자연 산화물은 희석 플루오르산에서 누적 전극(24a)으로부터 제거된다.
그 다음에, 실리콘 질화물은 화학적 기상 증착법을 사용하여 5 내지 10 나노미터의 두께로 증착되어 유전막(24b)을 형성한다. 유전막(24b)은 누적 전극(24a)의 거친 표면을 따라 연장되어 유전막 구조물의 역할을 한다.
폴리실리콘은 이 구조물의 전표면에 걸쳐 증착되며, 인이 폴리실리콘 층 내로 도핑된다. 인-도핑된 폴리실리콘층은 리소그래피 기술을 통해 패턴화되며 제6(d)도에 도시한 바와 같이 대응 전극(24c)으로 형성된다.
누적 전극(24a), 유전막(24b) 및 대응 전극(24c)은 전체로서 저장 커패시터(24)를 구성한다.
2단계 러프닝 공정은 인-도핑된 폴리실리콘 스트립(23b)의 표면적을 2배 내지 3배 증가시킨다. 입자 크기가 감소하게 되면, 표면적은 3배 이상 증가된다.
입자 크기는 비정질 실리콘의 증착 조건에 따라 변할 수 있다. 제7도는 N2O 가스의 흐름 속도와 입자 크기 사이의 관계를 나타내고 있다. SiH4가스와 PH3가스는 1000sccm 및 150sccm으로 각각 고정되어 있으며 가스 혼합물은 1 torr로 조절되었다. 증착은 섭씨 600도에서 행해졌으며 비정질 실리콘층은 섭씨 850도에서 30분동안 열처리되었다. 입자 크기를 측정하여 제7도에 플로팅하였다.
플롯 그래프로부터 알 수 있는 바와 같이, 폴리실리콘의 입자 크기는 N2O가스의 흐름 속도에 반비례한다.
N2O가스가 80sccm으로 조절된 경우, 입자 크기는 10 나노미터였으며 폴리 실리콘의 저항률은 누적 전극의 역할을 하기에 충분할 정도로 낮은 5×10-2ohm-cm이었다. 10 나노미터의 입자 크기가 표면적을 3배 내지 4배 증가시켰다.
제2 실시예에서, 공정 가스는 섭씨 550도 내지 600도에서 분해되고 비정질 실리콘이 증착된다. 그러나, 반응로가 섭씨 650도 이상으로 가열되면, 인-도핑된 폴리실리콘층은 직접 증착되고, 인-도핑된 폴리실리콘층은 인-도핑된 폴리실리콘 스트립으로 패턴화된다. 공정은 제2 실시예보다 더 간단하다. 직접 증착된 폴리실리콘층의 입자 크기가 일정하지 않지만, N2가스도 입자 크기에 영향을 주게 되며, 입자 크기를 N2O 가스 없이 증착된 폴리실리콘의 입자 크기보다 더 작게 한다. 입자 크기가 더 작아지면 입자 경계들이 증가하고, 표면적은 2단계 러프닝 공정을 통해 확장된다. 이와같이, 제2 실시예는 비정질 실리콘에 한정되지 않는다.
제2 실시예에서, 인은 원위치 도핑(in-doping)을 통해 비정질 실리콘 내에 도핑된다. 그러나, 가스 혼합물이 SiH4,N2O 및 N2만을 포함하고 있는 경우, 도핑되지 않은 비정질 실리콘 또는 도핑되지 않은 폴리실리콘은 온도에 따라 증착되며, n-형 도펀트 불순물은 증착 후에 확산된다. 이 경우, 평균 입자 크기는 10 나노미터 이하이고, 입자 경계들은 더 증가된다. 사실, 2단계 러프닝 공정은 제6(a)도 내지 제6(d)도에 도시한 공정을 통해 형성된 누적 전극(24a)에 비해 누적 전극의 표면적을 50퍼센트 정도 증가시킨다.
도핑되지 않은 비정질 실리콘이 증착되면, 도핑되지 않은 비정질 실리콘층이 패턴화되고, 이어서 도핑되지 않은 비정질 실리콘 스트립을 도핑되지 않은 폴리실리콘 스트립으로 변환하여 최종적으로 인을 도핑하지 않은 폴리실리콘 스트립으로 열확산시킨다. 반면에, 도핑되지 않은 폴리실리콘이 증착되면, 도핑되지 않은 폴리실리콘층은 도핑되지 않은 폴리실리콘 스트립으로 패턴화되고, 인은 도핑되지 않은 폴리실리콘 스트립으로 열확산된다.
이상의 설명으로부터 알 수 있는 바와 같이, N2O는 폴리실리콘의 입자 크기를 감소시키게 되며, 따라서 입자 경계들을 증가시키게 된다. 러프닝 공정은 입자 경계들을 따라 균열부를 형성하게 되고 이 균열부는 표면적을 증가시키게 된다. 따라서 N2O는 누적 전극의 표면적을 증가시키게 되고 따라서 저장 커패시터의 커패시턴스를 증가시키게 된다.
비록 본 발명의 특정 실시예를 도시하여 설명하였지만, 본 발명의 정신 및 범위를 벗어나지 않고 여러가지 변경 및 변형을 할 수 있다는 것은 당업자에게 분명하다.
예를 들어, 경계층의 수는 다중-레벨 폴리실리콘 구조물의 전체 두께에 의해 결정된다. 따라서, 단지 2개의 폴리실리콘 층 및 하나의 경계층만이 다중-레벨 폴리 실리콘 구조물에 포함될 수도 있고, 또는 2개 이상의 경계층에 의해 저지된 3개이상의 폴리실리콘 층은 다중-레벨 폴리실리콘 구조물을 형성할 수도 있다.
예를들어 비소 등의 V족 또는 Ⅲ족의 다른 원소가 다중-레벨 폴리실리콘 구조물에 도입될 수도 있고 V족/Ⅲ족 원소가 PH3가스를 사용하는 원위치 도핑을 통해 폴리실리콘 층으로 도입될 수도 있다. 원위치 도핑은 입자 크기를 증가시키는 경향이 있다. 그러나, 입자 크기의 증가는 약 10퍼센트이고 이는 무시할 수 있을 정도이다.
2단계 러프닝에 이용할 수 있는 에칭액은 고온 인산 및 암모니아 과산화수소의 혼합물로 국한되는 것은 아니다. 진하게 도핑된 폴리실리콘을 선택적으로 제거하는 어떤 에칭액도 제1 단계에서 이용될 수 있으며, 플루오르화수소, 질산 및 빙초산의 수용액은 제1 단계에 이용할 수 있는 에칭액 중 하나이다. 건식 에칭법도 진하게 도핑된 폴리실리콘을 선택적으로 제거하는데 이용할 수 있으며, CCl2,F2및 N2를 포함하는 플라즈마를 건식 에칭법에서 사용할 수도 있다.
불순물 농도 종속성이 작은 다른 에칭액을 러프닝 공정의 제2 단계에서 이용할 수 있다. 희석된 플루오르화수소와 질산의 혼합물은 제2 단계에 이용할 수 있는 에칭액이다. 건식 에칭액은 또한 제2 러프닝 단계에 이용할 수 있으며, CF4및 O2및 SF6플라즈마를 포함하는 플라즈마는 건식 에칭액의 일례이다.
유전막 구조물은 실리콘 질화물층과 실리콘 산화물층의 조합으로 구현될 수도 있다.
질소 또는 산소가 상기 실시예에서 폴리실리콘의 증착 동안에 공정 가스에 혼합되고 있지만, 탄소도 결정 성장을 제한하는데 이용할 수도 있다.
마지막으로, 본 발명에 따른 공정을 통해 제조된 커패시터는 다이나믹 랜덤 억세스 메모리 장치 뿐만 아니라 임의의 종류의 집적 회로에 포함될 수도 있다.
Claims (15)
- 반도체 장치의 제조 방법에 있어서, a)폴리실리콘층을 증착하는 단계와; b)상기 폴리실리콘층의 표면을 에칭액(etchant)에 노출시켜 상기 표면을 러프닝(roughening)하는 단계와; c)상기 폴리실리콘층의 상기 표면을 유전층(dielectric layer)으로 피복(covering)하는 단계와; d)상기 유전층을 도전층(conductive layer)으로 피복하는 단계를 포함하고, 상기 단계 a)는 a-1)산소, 질소 및 탄소로 이루어지는 그룹으로부터 선택된 원소를 상기 폴리실리콘층 내로 도입(introducing)하는 단계와, a-2) 상기 폴리실리콘층의 상기 표면을 러프닝하기 위해 인산을 함유하는 에칭액으로 상기 폴리실리콘층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 장치의 제조 방법에 있어서, a)반도체 구조물(11,14)을 준비하는 단계와; b)V족 또는 Ⅲ족의 도펀트 불순물로 도핑된 다수의 폴리실리콘 스트립(16a,16b,16c)및 상기 다수의 폴리실리콘 스트립(16a,16b,16c)중 2개의 폴리실리콘 스트립 사이에 삽입된 적어도 하나의 경계 스트립(15b,15d)을 포함하는 다중-레벨 폴리실리콘 스트립 구조물(16)을 상기 반도체 구조물(11,14)상에 형성하여 상기 다수의 폴리실리콘 스트립(16a,16b,16c)중 상기 2개의 폴리실리콘 스트립 사이에서의 폴리실리콘의 결정 성장을 저지(intercepting)하는 단계와, c)상기 폴리실리콘의 입자 경계들(grain boundaries; 15f)을 따라 깊은 균열부(deep crevasses;16d,16e)를 형성하여 상기 다중-레벨 폴리실리콘 스트립 구조물(16)의 표면을 러프닝함으로써 누적 전극(accunulating electrode;13a)을 형성하는 단계와; d) 상기 누적 전극(13a)을 유전막 구조물(dielectric film structure;13b)로 피복하는 단계와; e) 상기 유전막 구조물(13b)을 대응 전극(counter electrode;13c)으로 피복하여 커패시터(13)를 완성하는 단계를 포함하고, 상기 단계 b)는 b-1)상기 반도체 구조물(11,14)을 증착 시스템의 반응로 내에 배치 하는 단계와, b-2) 처리 개스를 상기 반응로에 공급하여 제1 폴리실리콘층(15a, 15c)을 증착하는 단계와, b-3)실리콘 질화물및 실리콘 질화물을 함유하는 폴리실리콘으로 이루어지는 군으로부터 선택된 물질로된 경계층(15b,15d)을 상기 제1 폴리실리콘층(15a,15c)상에 증착하기 위하여 암모니아 가스를 상기 처리 가스에 혼합하는 단계와, b-4)제2 폴리실리콘층(15c,15e)을 상기 경계층(15b,15d) 상에 증착시키기 위하여 상기 암모니아 가스를 차단(stop)하는 단계와, b-5)상기 제1폴리실리콘층(15a,15c), 상기 경계층(15b,15d)및 상기 제2 폴리실리콘층(15c,15e)을 상기 다수의 폴리실리콘 스트립(16a,16b 또는 16b,16c)중 2개의 폴리실리콘 스트립 및 상기 적어도 하나의 경계 스트립으로 패턴화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 적어도 하나의 경계층(15b,15d)의 두께가 1 나노미터 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 공정 가스는 실란(silane) 가스를 포함하며, 상기 암모니아 가스의 흐름속도(flow rate)는 상기 경계층(15b,15d)을 1 나노미터 이하의 두께로 증착하기 위하여 상기 실란 가스의 흐름 속도의 1 내지 10 퍼센트인 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 장치의 제조 방법에 있어서, a)반도체 구조물(11,14)을 준비하는 단계와; b)V족 또는 Ⅲ족의 도펀트 불순물로 도핑된 다수의 폴리실리콘 스트립(16a,16b,16c)및 상기 다수의 폴리실리콘 스트립(16a,16b,16c)중 2개의 폴리실리콘 스트립 사이에 삽입된 적어도 하나의 경계 스트립(15b,15d)을 포함하는 다중-레벨 폴리실리콘 스트립 구조물(16)을 상기 반도체 구조물(11,14)상에 형성하여 상기 다수의 폴리실리콘 스트립(16a,16b,16c)중 상기 2개의 폴리실리콘 스트립 사이에서의 폴리실리콘의 결정 성장을 저지(intercepting)하는 단계와; c)상기 폴리실리콘의 입자 경계들(grain boundaries; 15f)을 따라 깊은 균열부(deep crevasses;16d,16e)를 형성하여 상기 다중-레벨 폴리실리콘 스트립 구조물(16)의 표면을 러프닝함으로써 누적 전극(accumulating electrode;13a)을 형성하는 단계와; d)상기 누적 전극(13a)을 유전막 구조물(dielectric film structure; 13b)로 피복하는 단계와; e)상기 유전막 구조물(13b)을 대응 전극(counter electrode;13c)으로 피복하여 커패시터(13)를 완성하는 단계를 포함하고, 상기 단계 b)는 b-1)상기 반도체 구조물을 증착 시스템의 반응로 내에 위치시키는 단계와; b-2)제1 폴리실리콘층을 증착시키기 위하여 공정 가스를 상기 반응로에 공급하는 단계와; b-3) 산소및 실리콘 산화물로 이루어지는 군으로부터 선택된 물질의 경계층을 상기 제1 폴리실리콘 스트립 상에 증착시키기 위하여 NO2가스와 O2가스중 한 가스를 상기 공정 가스에 혼합시키는 단계와; b-4) 제2 폴리실리콘층을 상기 경계층 상에 증착시키기 위하여 상기 NO2가스와 O2가스중 상기 한 가스를 차단하는 단계와; b-5) 상기 제1 폴리실리콘층, 상기 경계층 및 상기 제2 폴리실리콘층을 상기 다수의 폴리실리콘 스트립 중 상기 2개의 폴리실리콘 스트립 및 상기 적어도 하나의 경계 스트립으로 패턴화(patterning)하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 단계 d)는 d-1) 상기 입자 경계들(15h) 및 상기 적어도 하나의 경계 스트립(15b,15d)을 따라서는 균열부를 형성하고 상기 다수의 폴리실리콘 스트립(16a,16b,16c)의 표면부에는 미세 함몰부(micro-recesses)를 형성하기 위하여, 진하게 도핑된 폴리실리콘과 약하게 도핑된 폴리실리콘 간에 선택성이 큰 에칭액을 사용하여 상기 다중-레벨 폴리실리콘 스트립 구조물(16)을 에칭하는 단계와; d-2) 상기 표면부를 제거하고 상기 균열부(16d,16e)를 확장시키기 위하여 상기 약하게 도핑된 폴리실리콘과 상기 진하게 도핑된 폴리실리콘간에 선택성이 거의 없는 것을 이용하여 상기 표면부를 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 커패시터(13)와 함께 다이나믹 랜덤 억세스 메모리 셀을 형성하기 위하여, 상기 단계 a)이전에 상기 반도체 구조물(11,14)에 전계 효과 트랜지스터(12)를 제조하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 장치의 제조 방법에 있어서, a)반도체 구조물(21,22)을 준비하는 단계와; b)폴리실리콘의 입자 크기를 줄이기 위하여, N2O 가스를 함유하는 공정 가스를 사용하여 기상증착법을 통해 상기 반도체 구조물(21,22)상에 폴리실리콘 스트립(23b)-이 폴리실리콘 스트립(23b)은 V족 또는 Ⅲ족의 원소로 도핑되어 상기 폴리실리콘 스트립(23b)의 입자 경계들을 따라 분결됨-을 형성하는 단계와; c)상기 입자 경계들을 따라 깊은 균열부를 형성하여 상기 폴리실리콘 스트립(23b)의 표면을 러프닝함으로써 상기 폴리실리콘 스트립(23b)으로부터 누적 전극을 형성하는 단계와; d)상기 누적 전극(24a)을 유전막 구조물(24b)로 피복하는 단계와; e)상기 유전막 구조물(24b)을 대응 전극(24c)으로 피복하여 커패시터(24)를 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물(21,22)을 기상 증착 시스템의 반응로 내에 위치시키는 단계와; b-2)반도체 구조물(21,22)상에 도핑된 비정질 실리콘층(23)을 증착하기 위하여, 상기 N2O가스, 실리콘 소오스(source)가스, 도펀트 불순물 소오스 가스 및 불활성 캐리어(inert carrier)가스를 함유하는 상기 공정 가스를 상기 반응로에 공급하는 단계와; b-3)상기 도핑된 비정질 실리콘층(23)을 도핑된 비정질 실리콘 스트립(23a)으로 패턴화하는 단계와; b-4) 상기 비정질 실리콘 스트립(23a)을 상기 V족 또는 Ⅲ족의 원소로 도핑된 상기 폴리실리콘 스트립(23b)으로 변환시기키 위하여, 상기 도핑된 비정질 실리콘 스트립(23a)을 가열하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제9항에 있어서, 상기 실리콘 소오스 가스 및 상기 도펀트 불순물 소오스 가스는 SiH4및 PH3이고, 상기 SiH4는 섭씨 550도 내지 600도의 온도로 1 torr의 압력에서 분해되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제9항에 있어서, 상기 도핑된 실리콘 스트립(23a)는 섭씨 800도 내지 900도의 불활성 가스 분위기에서 상기 폴리실리콘 스트립(23b)으로 변환되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물을 기상 증착 시스템의 반응로 내에 위치시키는 단계와; b-2) 상기 반도체 구조물 상에 도핑된 폴리실리콘층을 증착시키기 위하여, 상기 N2O가스, 실리콘 소오스 가스, 도펀트 불순물 소오스 가스 및 불활성 캐리어 가스를 함유하는 상기 공정 가스를 상기 반응로에 공급하는 단계와; b-3) 상기 도핑된 폴리실리콘층을 상기 V족 또는 Ⅲ족의 원소로 도핑된 상기 폴리실리콘 스트립으로 패턴화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제12항에 있어서, 상기 실리콘 소오스 가스 및 도펀트 불순물 소오스 가스는 SiH4및 PH3이고, 상기 SiH4는 섭씨 650도 또는 섭씨 650도 이상의 온도에서 분해되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물을 기상 증착 시스템의 반응로 내에 위치시키는 단계와; b-2) 상기 반도체 구조물 상에 도핑되지 않은 비정질 실리콘층을 증착하기 위하여, 상기 N2O가스, 실리콘 소오스 가스및 불활성 캐리어 가스를 함유하는 상기 공정 가스를 상기 반응로에 공급하는 단계와, b-3)상기 도핑된 비정질 실리콘층을 도핑되지 않은 비정질 실리콘 스트립으로 패턴화하는 단계와; b-4)상기 도핑되지 않은 비정질 실리콘 스트립을 도핑되지 않은 폴리실리콘 스트립으로 변환하는 단계와; b-5)상기 V족 또는 Ⅲ족의 원소를 상기 도핑되지 않은 폴리실리콘 스트립내로 도입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물을 기상 증착 시스템의 반응로 내에 위치시키는 단계와; b-2) 상기 반도체 구조물 상에 도핑되지 않은 폴리실리콘층을 증착하기 위하여, 상기 N2O가스, 실리콘 소오스 가스및 불활성 캐리어 가스를 함유하는 상기 공정가스를 상기 반응로에 공급하는 단계와; b-3) 상기 도핑되지 않는 폴리실리콘층을 도핑되지 않은 폴리실리콘 스트립으로 패턴화하는 단계와; b-4)상기 V족 또는 Ⅲ족의 원소를 상기 도핑되지 않은 폴리실리콘 스트립내로 도입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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