KR960030420A - 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법 - Google Patents

누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법 Download PDF

Info

Publication number
KR960030420A
KR960030420A KR1019960001593A KR19960001593A KR960030420A KR 960030420 A KR960030420 A KR 960030420A KR 1019960001593 A KR1019960001593 A KR 1019960001593A KR 19960001593 A KR19960001593 A KR 19960001593A KR 960030420 A KR960030420 A KR 960030420A
Authority
KR
South Korea
Prior art keywords
polysilicon
gas
strip
layer
doped
Prior art date
Application number
KR1019960001593A
Other languages
English (en)
Other versions
KR100217274B1 (ko
Inventor
도시유끼 히로따
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960030420A publication Critical patent/KR960030420A/ko
Application granted granted Critical
Publication of KR100217274B1 publication Critical patent/KR100217274B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/014—Capacitor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/138—Roughened surface
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/964—Roughened surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Weting (AREA)

Abstract

누적 전극의 표면을 러프닝하여 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법.
1 나노미터 이하의 두께를 갖는 실리콘 질화물의 경계층(15b,15d)가 폴리실리콘의 입자 크기를 줄이기 위하여 커패시터(13)의 누적 전극(13a)의 일부를 형성하는 인접한 2개의 인-도핑된 폴리실리콘층(16a,16b,16c)사이에 삽입되어 있으며, 따라서 인-도핑된 폴리실리콘층의 표면에 노출된 입자 경계들을 증가시키게 되고, 고온의 인산이 입자 경계들을 선택적으로 에칭함으써 인-도핑된 폴리실리콘층의 표면적을 증가시키게 된다.

Description

누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 내지 제3D도는 본 발명에 따른 공정 순서를 나타내는 개략 단면도.

Claims (16)

  1. a) 폴리실리콘층을 증착하는 단계; b) 상기 폴리실리콘층의 표면을 에칭액(etchant)에 노출시켜 상기표면을 러프링(roughen)하는 단계; c) 상기 폴리실리콘층의 상기 표면을 유전층(dielectric layer)으로 피복(cover)하는 단계; 및 d) 상기 유전층을 전도층(conductive layer)으로 피복하는 단계를 포함하는 반도체 장치의 제조 방법에 있어서, 상기 단계 a)는 산소, 질소 및 탄소로 구성된 군으로부터 선택된 원소를 상기 폴리실리콘층 내로 도입(introduce)하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. a) 반도체 구조물(semiconductor structure)(11,14)를 준비하는 단계; b) V족 또는 Ⅲ족의 도펀트 불순물로 도핑된 다수의 폴리실리콘 스트립(polysilicon strip)(16a,16b,16c) 및 상기 다수의 폴리실리콘 스트립(16a,16b,16c) 중 2개의 폴리실리콘 스트립 사이에 삽입된 적어도 하나의 경계 스트립(15b,15d)를 포함하는 다중-레벨 폴리실리콘 스트립 구조물(16)을 상기 반도체 구조물(11,14)상에 형성하여 상기 다수의 폴리실리콘 스트립(16a,16b,16c) 중 상기 2개의 폴리실리콘 스트립 사이에서의 폴리실리콘의 결정 성장을 저지(intercept)하는 단계; c) 상기 폴리실리콘의 입자 경계들(grain boundaries)(15f)를 따라 깊은 균열부(deep crevasses)(16d,16e)을 형성하여 상기 다중-레벨 폴리실리콘 스트립 구조물(16)의 표면을 러프닝함으로써 누적 전극(accumulating electrode)(13a)를 형성하는 단계; d) 상기 누적 전극(13a)를 유전막 구조물(dielectric film structure)(13b)로 피복하는 단계; e) 상기 유전막 구조물(13b)를 대응 전극(counter elctrode)(13c)로 피복하여 커패시터(13)를 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물(11,14)를 증착 시스템(deposition system)의 반응로(reactor)내에 위치시키는 단계; b-2) 제1폴리실리콘층(15a,15c)를 증착시키기 위하여 공정 가스(process gas)를 상기 반응로에 공급하는 단계; b-3) 실리콘 질화물 및 실리콘 질화물의 함유하는 폴리실리콘으로 구성된 군으로부터 선택된 물질의 경계층(15b,15d)를 상기 제1폴리실리콘층(15a,15c)상에 증착하기 위하여 암모니아 가스를 상기 공정 가스에 혼합하는 단계; b-4) 제2폴리실리콘층(15c,15e)를 상기 경계층 (15b,15d)상에 증착시키기 위하여 상기 암모니아 가스를 차단(stop)하는 단계; 및 b-5) 상기 제1폴리실리콘층(15a,15c), 상기 경계층(15b,15d) 및 상기 제2폴리실리콘층(15c,15e)를 상기 다수의 폴리실리콘 스트림(16a,16b 또는 16b,16c)중 상기2개의 폴리실리콘 스트립 및 상기 적어도 하나의 경계 스트립 내로 패턴화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 적어도 하나의 경계층(15b,15d)의 두께가 1 나노미터 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제3항에 있어서, 상기 공정 가스는 실란(silane) 가스를 포함하며, 상기 암모니아 가스의 흐름 속도(flow rate)는 상기 경계층(15b,15d)를 1나노미터 이하의 두께로 증착하기 위하여 상기 실란 가스의 흐름 속도의 1 내지 10 퍼센트인 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제2항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물을 증착 시스템의 반응로 내에 위치시키는 단계; b-2) 제1폴리실리콘층을 증착시키기 위하여 공정 가스를 상기 반응로에 공급하는 단계; b-3) 산소 및 실리콘 산화물로 구성되는 군으보부터 선택된 물질의 경계층을 상기 제1폴리실리콘 스트립 상애 증착시키기 위하여 NO2가스와 O2가스 중 한 가스를 상기 공정 가스에 혼합시키는 단계; b-4) 제2폴리실리콘층을 상기 경계층 상에 증착시키기 위하여 상기 NO2가스와 O2가스 중 상기 한 가스를 차단하는 단계; 및 b-5) 상기 제1폴리실리콘층, 상기 경계층 및 상기 제2폴리실리콘층을 상기 다수의 폴리실리콘 스트립 중 상기 2개의 폴리실리콘 스트립 및 상기 적어도 하나의 경계 스트립 내로 패턴화(pattern)하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제2항에 있어서, 상기 단계 d)는 d-1) 상기 입자 경계들(15h) 및 상기 적어도 하나의 경계 스트립(15b,15d)를 따라서는 균열부를 형성하고 상기 다수의 폴리실리콘 스트립(16a,16b,16c)의 표면부에 미세 함몰부(micro-recesses)를 형성하기 위하여, 진하게 도핑된 폴리 실리콘과 약하게 도핑된 폴리실리콘간에 선택성이 큰 에칭액을 사용하여 상기 다중레벨 폴리실리콘 스트립 구조물(16)을 에칭하는 단계; 및 d-2) 상기 표면부를 제거하고 상기 균열부(16d,16e)를 확장시키기 위하여 상기 약하게 도핑된 폴리실리콘과 상기 진하게 도핑된 폴리실리콘간에 선택성이 거의 없는 것을 이용하여 상기 표면부를 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제2항에 있어서, 상기 커패시터(13)과 함께 다이나믹 랜덤 억세스 메모리 셀을 형성하기 위하여, 상기 단계 a) 이전에 상기 반도체 구조물(11,14)에 전계 효과 트랜지스터(12)를 제조하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. a) 반도체 구조물(21,22)를 준비하는 단계; b) 폴리실리콘의 입자 크기를 줄이기 위하여, N2O 가스를 함유하는 공정 가스를 사용하여 기상 증착법을 통해 상기 반도체 구조물(21,22)상에 폴리실리콘 스트립(23b)를 형성하는데, 상기 폴리실리콘 스트립(23b)는 V족 또는 Ⅲ족의 원소로 도핑되어 상기 폴리실리콘 스트립(23b)의 입자 경계들을 따라 분결(segregate)되는 단계; c) 상기 입자 경계들을 따라 깊은 균열부를 형성하여 상기 폴리실리콘 스트립(23b)의 표면을 러프닝함으써 상기 폴리실리콘 스트립(23b)로부터 누적 전극(24a)를 형성하는 단계; d) 상기 누적 전극(24a)를 유전막 구조물(24b)로 피복하는 단계; 및 e) 상기 유전막 구조물 (24b)를 대응 전극(24c)로 피복하여 커패시터(24)를 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물(21,22)를 기상 증착 시스템의 반응로 내에 위치시키는 단계; b-2) 상기 반도체 구조물(21,22)상에 도핑된 비결정 실리콘층(23)을 증착하기 위하여, 상기 N2O 가스, 실리콘 소오스(source)가스, 도펀트 불순물 소오스 가스 및 불활성 캐리어(inert carrier) 가스를 함유하는 상기 공정 가스를 상기 반응로에 공급하는 단계; b-3) 상기 도핑된 비결정 실리콘층(23)을 도핑된 비결정 실리콘 스트립(23a)내로 패턴화하는 단계; 및 b-4) 상기 비결정 실리콘 스트립(23a)를 상기 V족 또는 Ⅲ족의 원소로 도핑된 상기 폴리실리콘 스트립(23b)로 변환시키기 위하여, 상기 도핑된 비결정 실리콘 스트립(23a)를 가열하는 단계를 포함하는 겻을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 실리콘 소오스 가스 및 상기 도펀트 불순물 소오스 가스는 SiH4및 PH3이고, 상기 SiH4는 섭씨 550도 내지 600도의 온도로 1 torr의 압력에서 분해되는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제10항에 있어서, 상기 도핑된 비결정 실리콘 스트립(23a)는 섭씨 800도 내지 900도의 불활성 가스 분위기에서 상기 폴리실리콘 스트립(23b)로 변환되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제9항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물을 증착 시스템의 반응로 내에 위치시키는 단계; b-2) 상기 반도체 구조물상에 도핑된 폴리실리콘층을 증착하기 위하여, 상기 N2O 가스, 실리콘 소오스 가스, 도펀트 불순물 소오스 가스 및 불황성 캐리어 가스를 함유하는 상기 공정 가스를 상기 반응로에 공급하는 단계; 및 b-3) 상기 도핑된 폴리실리콘층을 상기 V족 또는 Ⅲ족의 원소로 도핑된 상기 폴리실리콘 스트립내로 패턴화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 실리콘 소오스 가스 및 도펀트 불순물 소오스 가스는 SiH4및 PH3이고, 상기 SiH4는 섭씨 650도 또는 섭씨 650도 이상의 온도에서 분해되는 것을 특징으로 한느 반도체 장치 제조 방법.
  15. 제9항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물을 기상 증착 시스템의 반응로 내에 위치시키는 단계; b-2) 상기 반도체 구조물상에 도핑되지 않는 비결정 실리콘층을 증착하기 위하여, 상기 N2O 가스, 실리콘 소오스 가스 및 불활성 캐리어 가스를 함유하는 상기 공정 가스를 상기 반응로에 공급하는 단계 ; b-3) 상기 도핑된 비결정 실리콘층을 도핑되지 않은 비결정 실리콘 스트립 내로 패던화하는 단계; b-4) 상기 도핑되지 않는 비결정 실리콘 스트립을 도핑되지 않은 폴리실리콘 스트립으로 변환하는 단계; 및 b-5) 상기 V족 또는 Ⅲ족의 원소를 상기 도핑되지 않는 폴리실리콘 스트립 내로 도입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제9항에 있어서, 상기 단계 b)는 b-1) 상기 반도체 구조물을 기상 증착 시스템의 반응로 내에 위치시키는 단계; b-2) 상기 반도체 구조물상에 도핑되지 않은 폴리실리콘층을 증착하기 위하여, 상기 N2O 가스, 실리콘 소오스 가스 및 불활성 캐리어 가스를 함유하는 상기 공정 가스를 상기 반응로에 공급하는 단계; b-3) 상기 도핑되지 않은 폴리실리콘층을 도핑되지 않은 폴리실리콘 스트립 내로 패턴화하는 단계; 및 b-4) 상기 V족 또는 Ⅲ족의 원소를 상기 도핑되지 않은 폴리실리콘 스트립 내로 도입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960001593A 1995-01-25 1996-01-25 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법 KR100217274B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP95-009834 1995-01-25
JP7009834A JP2817645B2 (ja) 1995-01-25 1995-01-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR960030420A true KR960030420A (ko) 1996-08-17
KR100217274B1 KR100217274B1 (ko) 1999-09-01

Family

ID=11731164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960001593A KR100217274B1 (ko) 1995-01-25 1996-01-25 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법

Country Status (4)

Country Link
US (1) US5597760A (ko)
JP (1) JP2817645B2 (ko)
KR (1) KR100217274B1 (ko)
GB (1) GB2297427B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0180779B1 (ko) * 1995-02-27 1999-03-20 김주용 반도체소자의 캐패시터 제조방법
KR0165496B1 (ko) * 1995-03-22 1998-12-15 윤종용 고집적 반도체장치의 캐패시터 제조방법
KR100198660B1 (ko) * 1996-05-08 1999-06-15 구본준 메모리 셀 캐패시터 제조방법
US5970360A (en) * 1996-12-03 1999-10-19 Mosel Vitelic Inc. DRAM cell with a roughened poly-Si electrode
US5770499A (en) * 1997-05-29 1998-06-23 Texas Instruments Incorporated Planarized capacitor array structure for high density memory applications
US6020248A (en) * 1997-06-26 2000-02-01 Nec Corporation Method for fabricating semiconductor device having capacitor increased in capacitance by using hemispherical grains without reduction of dopant concentration
US5998253A (en) * 1997-09-29 1999-12-07 Siemens Aktiengesellschaft Method of forming a dopant outdiffusion control structure including selectively grown silicon nitride in a trench capacitor of a DRAM cell
JPH11214646A (ja) * 1998-01-28 1999-08-06 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR100265329B1 (ko) 1998-04-22 2000-09-15 김영환 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법
US6037219A (en) * 1998-06-25 2000-03-14 Vanguard International Semiconductor Corporation One step in situ doped amorphous silicon layers used for selective hemispherical grain silicon formation for crown shaped capacitor applications
TW408486B (en) * 1999-03-10 2000-10-11 Nanya Technology Corp The manufacture method of crown shape capacitor with rough surface
KR20010059284A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 캐패시터 형성방법
KR100573480B1 (ko) * 2003-06-30 2006-04-24 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 제조 방법
DE10348715B4 (de) * 2003-10-16 2006-05-04 Infineon Technologies Ag Verfahren zum Herstellen eines Flachleiterrahmens mit verbesserter Haftung zwischen diesem und Kunststoff sowie Flachleiterrahmen
US6967384B2 (en) * 2003-12-12 2005-11-22 International Business Machines Corporation Structure and method for ultra-small grain size polysilicon
JP5311791B2 (ja) * 2007-10-12 2013-10-09 東京エレクトロン株式会社 ポリシリコン膜の形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60125051A (ja) * 1983-12-10 1985-07-04 Matsushita Electric Works Ltd 集合住宅用通話システム
JPH03139882A (ja) * 1989-10-26 1991-06-14 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
JPH03278566A (ja) * 1990-03-28 1991-12-10 Nec Corp 半導体装置の製造方法
US5244842A (en) * 1991-12-17 1993-09-14 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
US5112773A (en) * 1991-04-10 1992-05-12 Micron Technology, Inc. Methods for texturizing polysilicon utilizing gas phase nucleation
JPH04286152A (ja) * 1991-03-14 1992-10-12 Sony Corp 半導体メモリの製造方法
JP3008599B2 (ja) * 1991-09-27 2000-02-14 日本電気株式会社 半導体装置及びその製造方法
JPH05109982A (ja) * 1991-10-18 1993-04-30 Sharp Corp 半導体装置及びその製造方法
EP0553791A1 (en) * 1992-01-31 1993-08-04 Nec Corporation Capacitor electrode for dram and process of fabrication thereof
KR960002097B1 (ko) * 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
US5208479A (en) * 1992-05-15 1993-05-04 Micron Technology, Inc. Method of increasing capacitance of polycrystalline silicon devices by surface roughening and polycrystalline silicon devices
JPH06125051A (ja) * 1992-10-09 1994-05-06 Nippon Steel Corp 半導体記憶装置の製造方法
JP3038088B2 (ja) * 1992-10-09 2000-05-08 新日本製鐵株式会社 半導体記憶装置の製造方法
US5266514A (en) * 1992-12-21 1993-11-30 Industrial Technology Research Institute Method for producing a roughened surface capacitor
JP2605594B2 (ja) * 1993-09-03 1997-04-30 日本電気株式会社 半導体装置の製造方法
KR960026821A (ko) * 1994-12-20 1996-07-22 김주용 캐패시터 제조방법

Also Published As

Publication number Publication date
JPH08204145A (ja) 1996-08-09
US5597760A (en) 1997-01-28
KR100217274B1 (ko) 1999-09-01
GB2297427A (en) 1996-07-31
GB2297427B (en) 1999-08-11
GB9601519D0 (en) 1996-03-27
JP2817645B2 (ja) 1998-10-30

Similar Documents

Publication Publication Date Title
KR960030420A (ko) 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법
KR100287985B1 (ko) 레이저장치의출력제어장치
KR100289859B1 (ko) 반도체장치의제조방법
KR100856473B1 (ko) 증착 전 표면 처리 방법
GB2120849A (en) Semiconductor integrated circuit capacitor
US20050275044A1 (en) System and device including a barrier alayer
KR960036060A (ko) 반도체 장치의 고유전막/전극 및 그 제조방법
GB2312989A (en) Semiconductor capacitor device
US5700710A (en) Process of fabricating capacitor having waved rough surface of accumulating electrode
KR950034833A (ko) 반도체 소자의 콘트롤 게이트 전극 형성방법
US5885867A (en) Methods of forming hemispherical grained silicon layers including anti-nucleation gases
GB2314683A (en) Semiconductor device
US5723887A (en) Semiconductor memory device and manufacturing method thereof
KR960019767A (ko) 질소 함유 실리콘층 및 고융점 금속층으로 형성된 게이트 구조를 갖고 있는 전계 효과 트랜지스터 및 그 제조 프로세스
KR100685742B1 (ko) 불휘발성 메모리 장치 및 이의 제조 방법
KR19980055759A (ko) 폴리실리콘층 형성 방법
JP2998996B2 (ja) 半導体素子の製造方法
KR950002173B1 (ko) 반도체 장치의 폴리실리콘 증착방법
EP0454055B1 (en) Semiconductor device and method for manufacturing the same
KR940011799B1 (ko) TiN층으로 된 전하저장전극 형성방법
KR960006705B1 (ko) 인이 도핑된 폴리실리콘막의 콘택 형성 방법
KR920006188B1 (ko) 반도체소자의 제조방법
KR980006429A (ko) 반도체장치의 제조방법
KR100261560B1 (ko) 캐패시터및그제조방법
US20040126967A1 (en) Method of manufacturing non-volatile memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141022

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 17

EXPY Expiration of term