KR940011799B1 - TiN층으로 된 전하저장전극 형성방법 - Google Patents
TiN층으로 된 전하저장전극 형성방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 DRAM 셀의 단면도.
제 2 도는 Ti/N의 비율에 따른 비저항을 도시한 그래프도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트 전극
3 : 소오스 4 : 드레인
7 : 전하저장전극 8 : 유전체막
9 : 플레이트 전극 10 : MOSFET
본 발명은 고집적 반도체 소자의 DRAM 셀에서 전하저장전극 제조방법에 관한 것으로, 특히 전하저장전극을 다결정 실리콘층으로 형성하는 대신에 TiN층으로 전하저장전극을 형성하는 방법에 관한 것이다.
현재 일반적으로 사용되고 있는 DRAM 셀은 하나의 트랜지스터에 하나의 캐패시터가 연결된 구조이다. 캐패시터의 전극으로는 전하저장전극과 플레이트 전극이 구성되는데 이러한 전극에 주로 불순물이 도핑된 다결정 실리콘층을 사용한다.
다결정 실리콘층에 불순물을 적당한 농도로 도프해야 하는 이유는 불순물의 도프되지 않은 다결정 실리콘층은 저항값이 높기 때문에 적당한 농도로 불순물을 다결정 실리콘층에 도프하면 저항값이 낮은 도전체로 사용할 수 있기 때문이다.
다결정 실리콘층에 불순물을 도핑하는 방법은 다결정 실리콘층을 증착한 다음 불순물을 도핑하는 방법과 다결정 실리콘층을 증착하는 단계에서 인-시투 도핑으로 불순물을 도핑시키는 방법이 있다.
더욱 구체적으로 설명하면, 첫째로, 다결정 실리콘층을 증착한 후 POCl3등의 확산소스를 이용한 확산 도핑법(Diffusion Doping Method)이 있는데 이 방법은 도핑한 후에 고온공정(900-1000℃)이 수반된다.
둘째로, 증착된 다결정 실리콘층에 이온주입(Ion Implantation)법에 의해 불순물을 도핑시키는데 고집적화된 소자의 심한 단차(Topology)에서 균일하게 불순물이 도프되지 않는다.
셋째로, 다결정 실리콘층을 증착하는 동시에 인-시투 공정으로 불순물을 다결정 실리콘층에 도핑할 수 있는데 인-시투 도핑후에 고온(약 850-900℃)에서 열처리를 해야 한다.
따라서, 다결정 실리콘층을 전하저장전극 또는 플레이트 전극으로 사용하는 경우, 불순물을 도핑시키는 공정후에 고온공정을 실시할 때 고집적된 반도체 소자에서 나쁜 영향을 주며, 또한, 고집적화되어 단차가 큰 전극에서는 균일하게 불순물을 도핑시킬 수 없는 문제점이 있다.
그러므로, 본 발명은 상기한 문제점을 해결하기 위하여 전하저장전극 또는 플레이트 전극을 TiN층으로 형성하는 방법을 제공하는데 그 목적이 있다.
본 발명에 의한 TiN층으로 된 전극은 DRAM 셀의 캐패시터 전극뿐만아니라, MVM캐패시터 전극, DRAM, SRAM 및 MVM의 게이트 전극으로 사용이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 하다.
제 1 도는 일반적인 적층 캐패시터 구조를 갖는 DRAM 셀의 단면도로서, 실리콘 기판(1)에 게이트 전극(2), 소오스(3) 및 드레인(4)으로 구비되는 MOSFET(10)을 형성한 다음, 캐패시터를 형성하기 위해 드레인(4)에 접속되는 전하저장전극(7)을 형성하고, 그 상부면에 유전체막(8)과 플레이트 전극(9)을 형성한 것을 도시한 것이다. (여기서 필드 산화막(5), 절연층(6)은 설명하지 않았음).
상기의 적층 캐패시터를 형성하는 종래의 방법은 먼저 MOSFET(10) 상부에 전하저장전극용 다결정 실리콘층을 증착하여 드레인(4)에 접속한 다음, 이 다결정 실리콘층에 상기한 방법으로 불순물을 도핑시키고, 전하저장전극 마스크 공정으로 상기 다결정 실리콘층의 예정된 부분을 제거하여 다결정 실리콘층으로 된 전하저장전극(7)을 형성하고, 그 상부면에 캐패시터 유전체막(9)을 형성한 후, 다시 플레이트 전극용 다결정 실리콘층을 증착하고, 불순물을 이 다결정 실리콘층에 도핑시켜서 플레이트 전극(9)을 형성한다.
그러나 본 발명은 상기의 전하저장전극(7)을 플레이트 전극(9)으로 다결정 실리콘층 대신에 TiN층을 반응성 스퍼터링(Reactive Sputtering), PECVD(Plasma Enhanced Chemical Vapor Deposition), 열적 CVD(Thermal Chemical Vapor Deposition) 등의 방법으로 증착하고 마스크 공정으로 전하저장전극 및 플레이트 전극을 형성하는 것이다.
본 발명에 사용되는 TiN층은 제 2 도에 도시된 바와 같이 가장 낮은 비저항을 가질때의 Ti/N의 비가 1.0이므로 이러한 조성비를 사용하는 것이 바람직하다.
또한, TiN층은 화학적 안정성(Chemical Stability)이 우수하여 다른 물질, 예를 들어 Si, SiO2, AS, P, B등과 반응하지 않으므로 주변에 있는 물질로 인한 문제는 야기되지 않는다.
상기한 바와 같이 본 발명에 의하면, 불순물을 도핑하는 공정이 제거됨으로 공정을 단순하게 하며, 또한 도핑공정으로 인한 고온의 열처리 공정을 거치지 않으므로 소자의 신리성을 향상시키고, 전하저장전극 또는 플레이트 전극의 저항을 감소시켜서 동작속도를 빠르게 할 수 있다.
Claims (3)
- DRAM 셀의 전하저장전극 제조방법에 있어서, TiN층을 MOSFET상부에 증착하고, 전하저장전극 마스크 공정으로 예정부분의 TiN층을 남겨서 전하저장전극을 형성하는 것을 특징으로 하는 TiN층으로 된 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 TiN층은 Ti : N의 비율이 1: 1인 것을 특징으로 하는 TiN층으로 된 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 TiN층은 반응성 스퍼터링, 열적 CVD , PECVD방법으로 증착하는 것을 특징으로 하는 TiN층으로 된 전하저장전극 형성방법.
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| KR930014974A (ko) | 1993-07-23 |
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