JP2635086B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2635086B2 JP2635086B2 JP6938288A JP6938288A JP2635086B2 JP 2635086 B2 JP2635086 B2 JP 2635086B2 JP 6938288 A JP6938288 A JP 6938288A JP 6938288 A JP6938288 A JP 6938288A JP 2635086 B2 JP2635086 B2 JP 2635086B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特にMOS型ト
ランジスタ（電界効果型トランジスタ）を備えた半導体
装置の製造方法に関する。
ランジスタ（電界効果型トランジスタ）を備えた半導体
装置の製造方法に関する。
今日のLSI、特にMOS型LSIにおける集積度向上は目覚
ましいが、これは主に素子寸法の微細化により達成され
てきた。現在、最も集積度の高いLSIは最小寸法1.3μｍ
で製造されており、次世代の製品においては、最小寸法
0.8μｍの製造技術が必要とされている。このような素
子の微細化に際して、素子性能の維持・向上を図るため
に、MOS型トランジスタのゲート酸化膜が世代毎に薄く
なつている。その厚さは、1.3μｍプロセスでは25nmで
あり、0.8μｍプロセスでは20nmにまで薄膜化すること
が必要であるとされている。このようにゲート酸化膜が
薄くなると、LSI製造工程および使用中において同酸化
膜が劣化し、それに伴うLSIとしての信頼性の低下が大
きな問題となる。
ましいが、これは主に素子寸法の微細化により達成され
てきた。現在、最も集積度の高いLSIは最小寸法1.3μｍ
で製造されており、次世代の製品においては、最小寸法
0.8μｍの製造技術が必要とされている。このような素
子の微細化に際して、素子性能の維持・向上を図るため
に、MOS型トランジスタのゲート酸化膜が世代毎に薄く
なつている。その厚さは、1.3μｍプロセスでは25nmで
あり、0.8μｍプロセスでは20nmにまで薄膜化すること
が必要であるとされている。このようにゲート酸化膜が
薄くなると、LSI製造工程および使用中において同酸化
膜が劣化し、それに伴うLSIとしての信頼性の低下が大
きな問題となる。
ゲート酸化膜の劣化をもたらす製造工程の一つに、MO
Sトランジスタの閾値電圧を調整するためのイオン打ち
込み（通常Ｅインプラと称す）がある。Ｅインプラにお
いては、ゲート酸化膜が露出した状態でイオン打ち込み
が行われるために、イオンによる帯電もしくは損傷によ
り、酸化膜の破壊電圧が低下することが知られている。
これを防ぐものとして、イオン打ち込み前に多結晶シリ
コン膜を形成する方法が提案されている。同方法は、多
結晶シリコン膜をシールド層として、イオン打ち込み時
の帯電によるゲート酸化膜の劣化を防止しようとするも
のである。なお、同方法は、第31回応用物理学関係連合
講演会（1984年春）、講演予稿集、第434頁（講演番号2
9a−Ｕ−10）において論じられている。
Sトランジスタの閾値電圧を調整するためのイオン打ち
込み（通常Ｅインプラと称す）がある。Ｅインプラにお
いては、ゲート酸化膜が露出した状態でイオン打ち込み
が行われるために、イオンによる帯電もしくは損傷によ
り、酸化膜の破壊電圧が低下することが知られている。
これを防ぐものとして、イオン打ち込み前に多結晶シリ
コン膜を形成する方法が提案されている。同方法は、多
結晶シリコン膜をシールド層として、イオン打ち込み時
の帯電によるゲート酸化膜の劣化を防止しようとするも
のである。なお、同方法は、第31回応用物理学関係連合
講演会（1984年春）、講演予稿集、第434頁（講演番号2
9a−Ｕ−10）において論じられている。
従来技術がゲート酸化膜の劣化を防止するという点で
有効であるのは、上記文献に述べられた通りである。し
かし、シールド層の多結晶シリコン膜を用いているため
に、チヤネリングにより、閾値電圧に分布が生じ易いと
いう問題があつた。なお、シリコン基板においてはチヤ
ネリングの問題は古くから知られており、これを防ぐた
めに、シリコン基板の法線に対して傾きを持つてイオン
打ち込みを行うことが、広く行われている。しかし、多
結晶シリコン膜においては、面方位が様々であるため
に、上記斜め打ち込みは必ずしも有効ではなかつた。
有効であるのは、上記文献に述べられた通りである。し
かし、シールド層の多結晶シリコン膜を用いているため
に、チヤネリングにより、閾値電圧に分布が生じ易いと
いう問題があつた。なお、シリコン基板においてはチヤ
ネリングの問題は古くから知られており、これを防ぐた
めに、シリコン基板の法線に対して傾きを持つてイオン
打ち込みを行うことが、広く行われている。しかし、多
結晶シリコン膜においては、面方位が様々であるため
に、上記斜め打ち込みは必ずしも有効ではなかつた。
本発明の目的は、MOSトランジスタ特性が均一で、か
つゲート酸化膜の劣化の少ない半導体装置の製造方法を
提供することにある。
つゲート酸化膜の劣化の少ない半導体装置の製造方法を
提供することにある。
上記目的は、従来の多結晶シリコン膜のかわりに非晶
質シリコン膜を形成し、これをＥインプラ時のシールド
層とすることにより達成される。その際、同シールド層
はＥインプラ時に非晶質であることが肝要であり、Ｅイ
ンプラ後に多結晶もしくは単結晶になつても支障はな
い。
質シリコン膜を形成し、これをＥインプラ時のシールド
層とすることにより達成される。その際、同シールド層
はＥインプラ時に非晶質であることが肝要であり、Ｅイ
ンプラ後に多結晶もしくは単結晶になつても支障はな
い。
上記非晶質シリコン膜においては、多結晶シリコン膜
におけるような結晶構造はほとんど存在しないので、イ
オン打ち込み時においてチヤネリングが生じない。その
ため、ゲート酸化膜の劣化を招くことなく、MOSトラン
ジスタの閾値電圧の均一性を向上させることが可能とな
る。なお、シールド層となるシリコン薄膜が厚いと、シ
リコン基板内に打ち込まれたイオンが深さ方向に広く分
布し、MOSトランジスタの閾値電圧の制御性が悪くなる
という問題が生ずる。これは、打ち込まれたイオンの深
さ方向の分布幅が、イオンの投影飛程（projected rang
e）にほぼ比例していることによる。そのため、上記非
晶質シリコン膜の厚さをゲート酸化膜の厚さと同程度以
下とした方が、本発明はより有効となる。その際、従来
のようにシールド層が多結晶であると、Ｅインプラ後の
洗浄工程等において、多結晶シリコン膜の粒界等を介し
てゲート酸化膜に劣化の生ずることがあり、極端な場合
にはシールド層そのものが剥離してしまうこともある。
しかし、非晶質シリコン膜の場合には、粒界が存在しな
いために、このような問題が生じにくいという利点もあ
る。
におけるような結晶構造はほとんど存在しないので、イ
オン打ち込み時においてチヤネリングが生じない。その
ため、ゲート酸化膜の劣化を招くことなく、MOSトラン
ジスタの閾値電圧の均一性を向上させることが可能とな
る。なお、シールド層となるシリコン薄膜が厚いと、シ
リコン基板内に打ち込まれたイオンが深さ方向に広く分
布し、MOSトランジスタの閾値電圧の制御性が悪くなる
という問題が生ずる。これは、打ち込まれたイオンの深
さ方向の分布幅が、イオンの投影飛程（projected rang
e）にほぼ比例していることによる。そのため、上記非
晶質シリコン膜の厚さをゲート酸化膜の厚さと同程度以
下とした方が、本発明はより有効となる。その際、従来
のようにシールド層が多結晶であると、Ｅインプラ後の
洗浄工程等において、多結晶シリコン膜の粒界等を介し
てゲート酸化膜に劣化の生ずることがあり、極端な場合
にはシールド層そのものが剥離してしまうこともある。
しかし、非晶質シリコン膜の場合には、粒界が存在しな
いために、このような問題が生じにくいという利点もあ
る。
本発明の第一の実施例を、第１図により説明する。同
図は本実施例によつてMOSトランジスタを形成する過程
を示す断面構造図である。Ｐ型、比抵抗10Ωcmのシリコ
ン基板１を用いて、素子分離用絶縁膜２を選択的に形成
し、温度950℃,100％の酸素雰囲気中において厚さ25nm
のゲート酸化膜３を形成した。その後、減圧気相成長法
により、厚さ50nmの非晶質シリコン膜４を形成し、加速
電圧55keVで、ホウ素Ｂのイオン打ち込みを行つた（第
１（ａ）図。打ち込み量は1.4×1012cm-2である。酸素
プラズマ，オゾンをバブリングした熱濃硫酸中、および
フツ酸溶液中で洗浄し、減圧式気相成長法で、厚さ150n
mの多結晶シリコン膜５を形成した後、POCl3を拡散源と
して800℃で60分間、リン拡散を行つた。さらに、上記
非晶質および多結晶シリコン膜を選択的に除去すること
により非晶質シリコン膜４と多結晶シリコン膜５との積
層膜から成るゲート電極を形成した。その後、加速電圧
80keVのもと、５×1015cm-2のAsをイオン打ち込み法に
より、シリコン基板内にドープし、熱処理による不純物
の活性化を行い、MOSトランジスタのソース電極および
ドレイン電極となる拡散層6,7を形成した（第１図
（ｂ）図）。さらに、層間絶縁膜８にあけられた接続孔
を介して、拡散層6,7に接続するアルミニウム配線層9,1
0を形成することにより、MOSトランジスタを完成させた
（第１（ｃ）図）。以上において用いた方法は、非晶質
シリコン膜の形成方法を除いて、いずれも公知である。
なお、ゲート電極へのドーピング量は１×1019cm-3以上
が望ましい。これは、同濃度以下では、ゲート電極に電
圧を加えた際に、ゲート電極を構成するシリコン薄膜内
の空乏層が形成され、ゲート絶縁膜の厚さが実効的に増
大し、その結果、MOSトランジスタのスイツチング特性
が劣化するためである。
図は本実施例によつてMOSトランジスタを形成する過程
を示す断面構造図である。Ｐ型、比抵抗10Ωcmのシリコ
ン基板１を用いて、素子分離用絶縁膜２を選択的に形成
し、温度950℃,100％の酸素雰囲気中において厚さ25nm
のゲート酸化膜３を形成した。その後、減圧気相成長法
により、厚さ50nmの非晶質シリコン膜４を形成し、加速
電圧55keVで、ホウ素Ｂのイオン打ち込みを行つた（第
１（ａ）図。打ち込み量は1.4×1012cm-2である。酸素
プラズマ，オゾンをバブリングした熱濃硫酸中、および
フツ酸溶液中で洗浄し、減圧式気相成長法で、厚さ150n
mの多結晶シリコン膜５を形成した後、POCl3を拡散源と
して800℃で60分間、リン拡散を行つた。さらに、上記
非晶質および多結晶シリコン膜を選択的に除去すること
により非晶質シリコン膜４と多結晶シリコン膜５との積
層膜から成るゲート電極を形成した。その後、加速電圧
80keVのもと、５×1015cm-2のAsをイオン打ち込み法に
より、シリコン基板内にドープし、熱処理による不純物
の活性化を行い、MOSトランジスタのソース電極および
ドレイン電極となる拡散層6,7を形成した（第１図
（ｂ）図）。さらに、層間絶縁膜８にあけられた接続孔
を介して、拡散層6,7に接続するアルミニウム配線層9,1
0を形成することにより、MOSトランジスタを完成させた
（第１（ｃ）図）。以上において用いた方法は、非晶質
シリコン膜の形成方法を除いて、いずれも公知である。
なお、ゲート電極へのドーピング量は１×1019cm-3以上
が望ましい。これは、同濃度以下では、ゲート電極に電
圧を加えた際に、ゲート電極を構成するシリコン薄膜内
の空乏層が形成され、ゲート絶縁膜の厚さが実効的に増
大し、その結果、MOSトランジスタのスイツチング特性
が劣化するためである。
上記非晶質シリコン膜は、本発明の根幹をなすもので
あり、以下にその形成方法を説明する。形成したシリコ
ン膜を非晶質とするためには、減圧気相成長法で薄膜を
形成する際に、シリコン基板１の温度を560℃以下に保
つことが肝要である。560℃より高くなると、シリコン
膜が多結晶になつてしまい、本発明の効果が得られな
い。本実施例においては、ジシラン（Si2H6）を反応ガ
スとして、450℃の温度で膜形成を行つた。また、反応
ガス圧力は30Pa,ジシランの流量は標準状態換算で毎分5
0cm3である。この時、膜の成長速度は毎分1nmであり、
通常の多結晶シリコン膜の成長速度と比較して極めて小
さいが、本実施例のように薄い膜を形成しようとする場
合には膜厚の制御性を向上させる効果がある。
あり、以下にその形成方法を説明する。形成したシリコ
ン膜を非晶質とするためには、減圧気相成長法で薄膜を
形成する際に、シリコン基板１の温度を560℃以下に保
つことが肝要である。560℃より高くなると、シリコン
膜が多結晶になつてしまい、本発明の効果が得られな
い。本実施例においては、ジシラン（Si2H6）を反応ガ
スとして、450℃の温度で膜形成を行つた。また、反応
ガス圧力は30Pa,ジシランの流量は標準状態換算で毎分5
0cm3である。この時、膜の成長速度は毎分1nmであり、
通常の多結晶シリコン膜の成長速度と比較して極めて小
さいが、本実施例のように薄い膜を形成しようとする場
合には膜厚の制御性を向上させる効果がある。
上記MOSトランジスタ（チヤネル長５μｍ、チヤネル
幅10μｍ）の閾値電圧を測定し、その分布の標準偏差を
求めたところ、0.019eVであつた。これは、シールド層
を形成せずにＥインプラを行つた場合の値0.015eVと比
較して、ほとんど遜色のない値である。なお、Ｅインプ
ラにおいてはシリコン基板内に導入された不純物の濃度
が最高となる深さを一定にすることが必要である。その
ため、シールド層がない場合には、イオン打ち込み時の
加速電圧は小さく、導入された不純物の分布幅も小さく
なる。その結果、閾値電圧の標準偏差の値も小さくなつ
ているものと思われる。
幅10μｍ）の閾値電圧を測定し、その分布の標準偏差を
求めたところ、0.019eVであつた。これは、シールド層
を形成せずにＥインプラを行つた場合の値0.015eVと比
較して、ほとんど遜色のない値である。なお、Ｅインプ
ラにおいてはシリコン基板内に導入された不純物の濃度
が最高となる深さを一定にすることが必要である。その
ため、シールド層がない場合には、イオン打ち込み時の
加速電圧は小さく、導入された不純物の分布幅も小さく
なる。その結果、閾値電圧の標準偏差の値も小さくなつ
ているものと思われる。
なお、ジシランを用いて低温で形成したシリコン膜
は、表面の平坦性に優れるという長所があり、打ち込み
イオンが透過すべきシリコン膜の厚さに分布が生じな
い。そのため、シリコン基板内に打ち込まれた不純物の
濃度分布の均一性が向上するという効果も新たに得られ
ており、これも閾値電圧の標準偏差を小さくするのに貢
献している。
は、表面の平坦性に優れるという長所があり、打ち込み
イオンが透過すべきシリコン膜の厚さに分布が生じな
い。そのため、シリコン基板内に打ち込まれた不純物の
濃度分布の均一性が向上するという効果も新たに得られ
ており、これも閾値電圧の標準偏差を小さくするのに貢
献している。
第２図に、ゲート酸化膜の絶縁破壊電圧を測定した結
果をヒストグラムとして表わす。なお、横軸は電界強度
に換算して示した。同図においては、ゲート酸化膜の面
積が0.46mm2であるMOSキヤパシタを用いた。また、シリ
コン基板に対して負の電圧を加えていき、ゲート酸化膜
を流れる電流の密度が0.01A/cm2となつた時の電圧を絶
縁破壊電圧とした。同図（ａ）には、本実施例のMOSキ
ヤパシタに関する結果を示す。比較のために、同図
（ｂ）に、Ｅインプラを行つていない試料に関する結果
を、また、同図（ｃ）には、シールド層となる非晶質シ
リコン膜を形成していない試料に関する結果をそれぞれ
示した。これらの図から分るように、本発明によれば、
Ｅインプラを行つてもゲート酸化膜の劣化はほとんど生
じていず、50nm程度の薄い非晶質シリコン膜にも十分な
シールド効果のあることが分る。なお、シールド層とし
て20nmの非晶質シリコン膜を形成した場合にも十分なシ
ールド効果が得られ、閾値電圧の均一性は、50nmの場合
より良好であつた。
果をヒストグラムとして表わす。なお、横軸は電界強度
に換算して示した。同図においては、ゲート酸化膜の面
積が0.46mm2であるMOSキヤパシタを用いた。また、シリ
コン基板に対して負の電圧を加えていき、ゲート酸化膜
を流れる電流の密度が0.01A/cm2となつた時の電圧を絶
縁破壊電圧とした。同図（ａ）には、本実施例のMOSキ
ヤパシタに関する結果を示す。比較のために、同図
（ｂ）に、Ｅインプラを行つていない試料に関する結果
を、また、同図（ｃ）には、シールド層となる非晶質シ
リコン膜を形成していない試料に関する結果をそれぞれ
示した。これらの図から分るように、本発明によれば、
Ｅインプラを行つてもゲート酸化膜の劣化はほとんど生
じていず、50nm程度の薄い非晶質シリコン膜にも十分な
シールド効果のあることが分る。なお、シールド層とし
て20nmの非晶質シリコン膜を形成した場合にも十分なシ
ールド効果が得られ、閾値電圧の均一性は、50nmの場合
より良好であつた。
つぎに、第３図を用いて、第二の実施例について説明
する。同図は、本実施例の断面構造図であり、以下のよ
うにして作成した。まず、第一の実施例と同様にして、
Ｅインプラ、および洗浄まで行つた後、POCl3を拡散源
として、875℃で10分間、リン拡散を行つた。さらに、
スパツタリング法で厚さ200nmのタングステン・シリサ
イド膜11を形成し、900℃のアルゴン雰囲気中で10分間
熱処理した後、該タングステン・シリサイド膜、および
シリコン膜を選択的に除去し、ゲート電極とした。その
後、再び、第一の実施例と同様の方法でアルミニウム配
線層までを形成し、MOSトランジスタを完成した。該MOS
トランジスタにおいては、第一の実施例同様、閾値電圧
は極めて均一であり、ゲート酸化膜も高信頼であつた。
する。同図は、本実施例の断面構造図であり、以下のよ
うにして作成した。まず、第一の実施例と同様にして、
Ｅインプラ、および洗浄まで行つた後、POCl3を拡散源
として、875℃で10分間、リン拡散を行つた。さらに、
スパツタリング法で厚さ200nmのタングステン・シリサ
イド膜11を形成し、900℃のアルゴン雰囲気中で10分間
熱処理した後、該タングステン・シリサイド膜、および
シリコン膜を選択的に除去し、ゲート電極とした。その
後、再び、第一の実施例と同様の方法でアルミニウム配
線層までを形成し、MOSトランジスタを完成した。該MOS
トランジスタにおいては、第一の実施例同様、閾値電圧
は極めて均一であり、ゲート酸化膜も高信頼であつた。
本発明の第三の実施例は、第二の実施例において非晶
質シリコン膜を形成する際に、リンを同時にドーピング
したものである（以下、その場ドーピングと称す）。本
実施例においては、上記リン拡散は必要でなく、工程の
簡略化とそれに伴う製造原価の低減が可能となる。ま
た、本実施例においては、タングステン・シリサイド膜
の形成工程においても、シールド層として形成した非晶
質シリコン膜は非晶質のままなので、前洗浄によるゲー
ト酸化膜の劣化が生じず、ゲート酸化膜はより一層高信
頼であつた。
質シリコン膜を形成する際に、リンを同時にドーピング
したものである（以下、その場ドーピングと称す）。本
実施例においては、上記リン拡散は必要でなく、工程の
簡略化とそれに伴う製造原価の低減が可能となる。ま
た、本実施例においては、タングステン・シリサイド膜
の形成工程においても、シールド層として形成した非晶
質シリコン膜は非晶質のままなので、前洗浄によるゲー
ト酸化膜の劣化が生じず、ゲート酸化膜はより一層高信
頼であつた。
第４図は、本発明の第四の実施例の断面構造図であ
る。本実施例においては、素子分離用絶縁膜２を選択的
に形成した後、気相成長法によりシリコン膜を形成し、
同膜を選択的に除去することにより、MOSトランジスタ
を形成すべき基板12とした。次いで、第一の実施例と同
様にして、ゲート酸化膜以降を形成することによりMOS
トランジスタを完成させた。同トランジスタにおいて
も、閾値電圧は極めて均一であり、ゲート酸化膜は高信
頼であつた。
る。本実施例においては、素子分離用絶縁膜２を選択的
に形成した後、気相成長法によりシリコン膜を形成し、
同膜を選択的に除去することにより、MOSトランジスタ
を形成すべき基板12とした。次いで、第一の実施例と同
様にして、ゲート酸化膜以降を形成することによりMOS
トランジスタを完成させた。同トランジスタにおいて
も、閾値電圧は極めて均一であり、ゲート酸化膜は高信
頼であつた。
なお、第一の実施例において、シールド層として、そ
の場ドーピングによる非晶質シリコン膜を形成した場合
にも本発明は有効であつた。
の場ドーピングによる非晶質シリコン膜を形成した場合
にも本発明は有効であつた。
さらに、各実施例におけるゲート絶縁膜が熱酸化膜以
外の材料、たとえば窒化シリコン膜，酸化タンタル膜，
酸化アルミニウム膜、あるいは、これらを含む積層膜で
あつても、本発明が有効であるのは言うまでもない。
外の材料、たとえば窒化シリコン膜，酸化タンタル膜，
酸化アルミニウム膜、あるいは、これらを含む積層膜で
あつても、本発明が有効であるのは言うまでもない。
以上に述べたように、本発明によればＥインプラ時の
チヤネリングが生じないので、MOSトランジスタの閾値
電圧の均一性を犠牲にすることなく、ゲート酸化膜の劣
化を防止することができる。
チヤネリングが生じないので、MOSトランジスタの閾値
電圧の均一性を犠牲にすることなく、ゲート酸化膜の劣
化を防止することができる。
第１図・第３図・第４図は、本発明の実施例を示す断面
概略図、第２図は、本発明の効果を示す図である。
概略図、第２図は、本発明の効果を示す図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−93929（ＪＰ，Ａ) 特開 昭59−113619（ＪＰ，Ａ) 特開 昭52−53658（ＪＰ，Ａ)
Claims (10)
- 【請求項１】半導体基体上に絶縁膜を形成する工程と、 該絶縁膜上に、導電性を有する非晶質膜を形成する工程
と、 イオン打ち込み法を用いて、該絶縁膜と該非晶質膜との
積層膜を通して該半導体基体内に不純物を導入する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】第１の絶縁膜上に設けられた半導体層上に
第２の絶縁膜を形成する工程と、 該第２の絶縁膜上に、導電性を有する非晶質膜を形成す
る工程と、 イオン打ち込み法を用いて、該第２の絶縁膜と該非晶質
膜との積層膜を通して該半導体層内に不純物を導入する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】半導体基体上に絶縁膜を形成する工程と、 該絶縁膜上に、イオン打ち込みに対するチャネリングを
防止するためのチャネリング防止膜を形成する工程と、 イオン打ち込み法を用いて、該絶縁膜と該チャネリング
防止膜との積層膜を通して該半導体基体内に不純物を導
入する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項４】第１の絶縁膜上に設けられた半導体層上に
第２の絶縁膜を形成する工程と、 該第２の絶縁膜上に、イオン打ち込みに対するチャネリ
ングを防止するためのチャネリング防止膜を形成する工
程と、 イオン打ち込み法を用いて、該第２の絶縁膜と該チャネ
リング防止膜との積層膜を通して該半導体層内に不純物
を導入する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項５】第１導電型を有する半導体基体上にゲート
絶縁膜を形成する工程と、 該ゲート絶縁膜上に非晶質シリコン膜を形成する工程
と、 イオン打ち込み法を用いて、該非晶質シリコン膜と該ゲ
ート絶縁膜との第１の積層膜を通して、第１導電型とな
る第１の不純物を該半導体基体内に導入する工程と、 該非晶質シリコン膜上に導電膜を形成する工程と、 該導電膜と該非晶質シリコン膜との第２の積層膜を所望
の形状に加工してゲート電極を形成する工程と、 該ゲート電極が形成された該半導体基体に、該第１導電
型と反対の第２導電型となる不純物を導入してソースと
ドレインを形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項６】第１の絶縁膜上に形成された第１導電型を
有する半導体層上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に非晶質シリコン膜を形成する工程
と、 イオン打ち込み法を用いて、該非晶質シリコン膜と該ゲ
ート絶縁膜との第１の積層膜を通して、第１導電型とな
る第１の不純物を該半導体層内に導入する工程と、 該非晶質シリコン膜上に導電膜を形成する工程と、 該導電膜と該非晶質シリコン膜との第２の積層膜を所望
の形状に加工してゲート電極を形成する工程と、 該半導体層に、該第１導電型と反対の第２導電型となる
不純物を導入してソースとドレインを形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項７】上記第１の絶縁膜は半導体基体上に形成さ
れており、かつ上記半導体層は該半導体基体と接続され
ていることを特徴とする特許請求の範囲第６項記載の半
導体装置の製造方法。 - 【請求項８】上記非晶質シリコン膜の厚さは、上記ゲー
ト絶縁膜の厚さと同程度以下であることを特徴とする特
許請求の範囲第５項乃至第７項の何れかに記載の半導体
装置の製造方法。 - 【請求項９】上記非晶質シリコン膜は、減圧気相成長法
を用い、ジシランを原料として560℃以下の温度で堆積
されることを特徴とする特許請求の範囲第５項乃至第８
項の何れかに記載の半導体装置の製造方法。 - 【請求項１０】上記第１の不純物は、閾値調整用である
ことを特徴とする特許請求の範囲第５項乃至第９項の何
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6938288A JP2635086B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP6938288A JP2635086B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243418A JPH01243418A (ja) | 1989-09-28 |
| JP2635086B2 true JP2635086B2 (ja) | 1997-07-30 |
Family
ID=13400974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP6938288A Expired - Fee Related JP2635086B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Country Status (1)
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| JP (1) | JP2635086B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
-
1988
- 1988-03-25 JP JP6938288A patent/JP2635086B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01243418A (ja) | 1989-09-28 |
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