JPH05110103A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05110103A JPH05110103A JP26748091A JP26748091A JPH05110103A JP H05110103 A JPH05110103 A JP H05110103A JP 26748091 A JP26748091 A JP 26748091A JP 26748091 A JP26748091 A JP 26748091A JP H05110103 A JPH05110103 A JP H05110103A
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- JP
- Japan
- Prior art keywords
- drain
- source
- gate electrode
- thin film
- polycrystalline silicon
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- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】微細化できｏｆｆ状態でのドレイン、ソース間
電流も低いシリコン薄膜トランジスターを提供する。 【構成】絶縁膜上に形成されているシリコン薄膜トラン
ジスターにおいて、ゲート電極と同一の層で形成されて
いる２つの導体層が２つの接続穴を介して前記シリコン
薄膜トランジスターの基板に接続されており、前記２つ
の導体層がそれぞれ前記シリコン薄膜トランジスターの
ドレイン及びソースであること。
電流も低いシリコン薄膜トランジスターを提供する。 【構成】絶縁膜上に形成されているシリコン薄膜トラン
ジスターにおいて、ゲート電極と同一の層で形成されて
いる２つの導体層が２つの接続穴を介して前記シリコン
薄膜トランジスターの基板に接続されており、前記２つ
の導体層がそれぞれ前記シリコン薄膜トランジスターの
ドレイン及びソースであること。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン薄膜トランジ
スターに適用して、有効な技術に関する。
スターに適用して、有効な技術に関する。
【０００２】
【従来の技術】従来のシリコン薄膜トランジスター構造
は、図２の様であった。すなわち、半導体基板２０１上
に第１絶縁膜２０２が形成されており、その上に真性も
しくは１×１０15から１×１０17ａｔｏｍｓ／ｃｍ3程
度の不純物を注入したシリコン薄膜化からなるチャネル
形成領域２０３と、それに接した不純物を高濃度に含ん
だソース２０４及びドレイン２０５が形成されており、
前記チャネル形成領域２０３上にゲート酸化膜２０６が
形成されており、前記ゲート酸化膜２０６上にゲート電
極２０７が形成されている構造であった。
は、図２の様であった。すなわち、半導体基板２０１上
に第１絶縁膜２０２が形成されており、その上に真性も
しくは１×１０15から１×１０17ａｔｏｍｓ／ｃｍ3程
度の不純物を注入したシリコン薄膜化からなるチャネル
形成領域２０３と、それに接した不純物を高濃度に含ん
だソース２０４及びドレイン２０５が形成されており、
前記チャネル形成領域２０３上にゲート酸化膜２０６が
形成されており、前記ゲート酸化膜２０６上にゲート電
極２０７が形成されている構造であった。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術で
は、微細化できない、という問題点を有する。チャネル
形成領域を短じかくするとパンチスルーが生じてしま
う。本発明者が確かめたところチャネル形成領域の寸法
が１．５μｍ以下になるとパンチスルーが生じトランジ
スタとして働なくなってしまう。これはドレイン、ソー
スの不純物が横方向に拡散してチャネル形成領域を短く
してしまうからである。
は、微細化できない、という問題点を有する。チャネル
形成領域を短じかくするとパンチスルーが生じてしま
う。本発明者が確かめたところチャネル形成領域の寸法
が１．５μｍ以下になるとパンチスルーが生じトランジ
スタとして働なくなってしまう。これはドレイン、ソー
スの不純物が横方向に拡散してチャネル形成領域を短く
してしまうからである。
【０００４】また微細化に伴いｏｆｆ状態でのドレイ
ン、ソース間電流も増加してしまう。そこで本発明は、
この様な問題点を解決するもので、その目的とするとこ
ろは、微細化できｏｆｆ状態でのドレイン、ソース間電
流も低いシリコン薄膜トランジスターを提供するところ
にある。
ン、ソース間電流も増加してしまう。そこで本発明は、
この様な問題点を解決するもので、その目的とするとこ
ろは、微細化できｏｆｆ状態でのドレイン、ソース間電
流も低いシリコン薄膜トランジスターを提供するところ
にある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
絶縁膜上に形成されているシリコン薄膜トランジスター
において、ゲート電極と同一の層で形成されている導体
層が接続穴を介して前記シリコン薄膜トランジスターの
基板に接続されており、前記導体層が前記シリコン薄膜
トランジスターのドレインであることを特徴とする。
絶縁膜上に形成されているシリコン薄膜トランジスター
において、ゲート電極と同一の層で形成されている導体
層が接続穴を介して前記シリコン薄膜トランジスターの
基板に接続されており、前記導体層が前記シリコン薄膜
トランジスターのドレインであることを特徴とする。
【０００６】
【実施例】図１は、本発明の一実施例における半導体装
置の断面図である。また図３（ａ）から図３（ｃ）は、
その製造工程ごとの主要断面図である。なお、実施例の
全図において、同一の機能を有するものには、同一の符
号を付け、その繰り返しの説明は省略する。以下、図３
（ａ）から図３（ｃ）に従い、順に説明していく。な
お、Ｎチャネルシリコン薄膜トランジスターについて説
明していく。
置の断面図である。また図３（ａ）から図３（ｃ）は、
その製造工程ごとの主要断面図である。なお、実施例の
全図において、同一の機能を有するものには、同一の符
号を付け、その繰り返しの説明は省略する。以下、図３
（ａ）から図３（ｃ）に従い、順に説明していく。な
お、Ｎチャネルシリコン薄膜トランジスターについて説
明していく。
【０００７】まず図３（ａ）の如く、半導体基板１０１
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜１
０２を形成する．ＳｉＯ2膜で５００ｎｍぐらいが適当
であろう。そして前記第１絶縁膜１０２上にチャネル形
成領域１０３を形成するためにＣＶＤ法により第１多結
晶シリコン膜１０８を１００ｎｍ程度形成する。通常モ
ノシランガスの熱分解により多結晶シリコン１０８を堆
積させる。
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜１
０２を形成する．ＳｉＯ2膜で５００ｎｍぐらいが適当
であろう。そして前記第１絶縁膜１０２上にチャネル形
成領域１０３を形成するためにＣＶＤ法により第１多結
晶シリコン膜１０８を１００ｎｍ程度形成する。通常モ
ノシランガスの熱分解により多結晶シリコン１０８を堆
積させる。
【０００８】次に図３（ｂ）の如く、前記第１多結晶シ
リコン１０８をフォト及びエッチング法により、不要な
部分を排除する。またシリコン薄膜トランジスターのし
きい値を変えるために前記チャネル形成領域１０３にイ
オン打ち込み法を用いて不純物を注入してもいい。そし
てＣＶＤ法により前記第２絶縁膜１０６を形成する．次
に図３（ｃ）の如く、前記第１多結晶シリコン１０８
の、ドレイン及びソース領域にする部分の前記第２絶縁
膜１０６にコンタクトホールをフォト及びエッチング法
により、形成する。そして前記第２絶縁膜１０６上にを
ゲート電極及びドレイン及びソースを形成するためにＣ
ＶＤ法により第２多結晶シリコン膜１０７を２００ｎｍ
程度形成する。通常モノシランガスの熱分解により第２
多結晶シリコン膜１０７を堆積させる。そして低抵抗化
するために、たとえば５族の元素（たとえばリン元素や
砒素）をイオン打ち込み法を用いて、２×１０15ａｔｏ
ｍｓ・ｃｍ-2以上注入する。そして、各不純物を活性化
するために、熱する。ハロゲンランプを用いて、窒素雰
囲気中で１０００度６０秒ほど熱する。
リコン１０８をフォト及びエッチング法により、不要な
部分を排除する。またシリコン薄膜トランジスターのし
きい値を変えるために前記チャネル形成領域１０３にイ
オン打ち込み法を用いて不純物を注入してもいい。そし
てＣＶＤ法により前記第２絶縁膜１０６を形成する．次
に図３（ｃ）の如く、前記第１多結晶シリコン１０８
の、ドレイン及びソース領域にする部分の前記第２絶縁
膜１０６にコンタクトホールをフォト及びエッチング法
により、形成する。そして前記第２絶縁膜１０６上にを
ゲート電極及びドレイン及びソースを形成するためにＣ
ＶＤ法により第２多結晶シリコン膜１０７を２００ｎｍ
程度形成する。通常モノシランガスの熱分解により第２
多結晶シリコン膜１０７を堆積させる。そして低抵抗化
するために、たとえば５族の元素（たとえばリン元素や
砒素）をイオン打ち込み法を用いて、２×１０15ａｔｏ
ｍｓ・ｃｍ-2以上注入する。そして、各不純物を活性化
するために、熱する。ハロゲンランプを用いて、窒素雰
囲気中で１０００度６０秒ほど熱する。
【０００９】最後に図１の如く、前記第２多結晶シリコ
ン膜１０７をフォト及びエッチング法により、不要な部
分を排除する。これにより同一層でドレイン１０５及び
ソース１０４とゲート電極１０７が形成できる。
ン膜１０７をフォト及びエッチング法により、不要な部
分を排除する。これにより同一層でドレイン１０５及び
ソース１０４とゲート電極１０７が形成できる。
【００１０】以上の工程を経て、本発明の一実施例を得
る。
る。
【００１１】この様に、同一層でドレイン及びソースと
ゲート電極形成することによりドレイン及びソースの不
純物が横方向に拡散してチャネル形成領域を短くしにく
くなり、その分微細化することが可能となる。本発明者
が確かめたところチャネル形成領域の寸法が０．８μｍ
でもパンチスルーは生じずトランジスタとして働く。ま
た、本発明のシリコン薄膜トランジスターはドレイン下
及びソース下とゲート電極下のチャネル形成領域にチャ
ネルは形成されない。この様な構造は一般にｏｆｆｓｅ
ｔシリコン薄膜トランジスターと呼ばれｏｆｆ状態での
ドレイン、ソース間電流が小さい。従来の技術でこの構
造にする場合ドレイン側及びソース側のゲート電極を短
くしてやればいいが、ｏｆｆｓｅｔ寸法がドレインとゲ
ート電極間及びソースとゲート電極間で決まるので（２
回のフォト工程決まるので）、寸法にばらつきが生じて
しまう。しかし、本発明のシリコン薄膜トランジスター
はドレインとゲート電極間及びソースとゲート電極間
は、１回のフォト工程決まるので、寸法にばらつきがな
い。従ってｏｆｆ状態でのドレイン、ソース間電流のば
らつきがないｏｆｆｓｅｔシリコン薄膜トランジスター
を作ることが可能となる。
ゲート電極形成することによりドレイン及びソースの不
純物が横方向に拡散してチャネル形成領域を短くしにく
くなり、その分微細化することが可能となる。本発明者
が確かめたところチャネル形成領域の寸法が０．８μｍ
でもパンチスルーは生じずトランジスタとして働く。ま
た、本発明のシリコン薄膜トランジスターはドレイン下
及びソース下とゲート電極下のチャネル形成領域にチャ
ネルは形成されない。この様な構造は一般にｏｆｆｓｅ
ｔシリコン薄膜トランジスターと呼ばれｏｆｆ状態での
ドレイン、ソース間電流が小さい。従来の技術でこの構
造にする場合ドレイン側及びソース側のゲート電極を短
くしてやればいいが、ｏｆｆｓｅｔ寸法がドレインとゲ
ート電極間及びソースとゲート電極間で決まるので（２
回のフォト工程決まるので）、寸法にばらつきが生じて
しまう。しかし、本発明のシリコン薄膜トランジスター
はドレインとゲート電極間及びソースとゲート電極間
は、１回のフォト工程決まるので、寸法にばらつきがな
い。従ってｏｆｆ状態でのドレイン、ソース間電流のば
らつきがないｏｆｆｓｅｔシリコン薄膜トランジスター
を作ることが可能となる。
【００１２】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、チャネル形成領域の下にゲート電極があるシリコン
薄膜トランジスターやｏｆｆｓｅｔシリコン薄膜トラン
ジスターでも同様の効果を有する。またスタチックＲＡ
Ｍに適応すれば、小さい面積のセルを有しかつ待機の消
費電流が小さいスタチックＲＡＭを作ることが可能とな
る。また、液晶駆動用シリコン薄膜トランジスターに適
応しても同様の効果を有することができる。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、チャネル形成領域の下にゲート電極があるシリコン
薄膜トランジスターやｏｆｆｓｅｔシリコン薄膜トラン
ジスターでも同様の効果を有する。またスタチックＲＡ
Ｍに適応すれば、小さい面積のセルを有しかつ待機の消
費電流が小さいスタチックＲＡＭを作ることが可能とな
る。また、液晶駆動用シリコン薄膜トランジスターに適
応しても同様の効果を有することができる。
【００１３】
【発明の効果】以上述べた様に、本発明によれば、シリ
コン薄膜トランジスターにおいて、ゲート電極とドレイ
ン及びソースが同一の層で形成されていることにより、
以下に示す効果がえられる。
コン薄膜トランジスターにおいて、ゲート電極とドレイ
ン及びソースが同一の層で形成されていることにより、
以下に示す効果がえられる。
【００１４】１、ドレイン及びソースの不純物が横方向
に拡散してチャネル形成領域を短くしにくくなり、その
分微細化することが可能となる。
に拡散してチャネル形成領域を短くしにくくなり、その
分微細化することが可能となる。
【００１５】２、ｏｆｆ状態でのドレイン、ソース間電
流のばらつきがないｏｆｆｓｅｔシリコン薄膜トランジ
スターを作ることが可能となる。
流のばらつきがないｏｆｆｓｅｔシリコン薄膜トランジ
スターを作ることが可能となる。
【００１６】３、スタチックＲＡＭに適応すれば、小さ
い面積のセルでありかつ待機の消費電流が小さいスタチ
ックＲＡＭを作ることが可能となる。
い面積のセルでありかつ待機の消費電流が小さいスタチ
ックＲＡＭを作ることが可能となる。
【図１】本発明の半導体装置の一実施例を示す主要断面
図である。
図である。
【図２】従来の半導体装置を示す主要断面図である。
【図３】（ａ）から（ｃ）は本発明の半導体装置の製造
方法の一例を工程順に説明するための主要断面図であ
る。
方法の一例を工程順に説明するための主要断面図であ
る。
１０１、２０１・・・半導体基板 １０２、２０２・・・第１絶縁膜 １０３、２０３・・・チャネル形成領域 １０４、２０４・・・ソース １０５、２０５・・・ドレイン １０６、２０６・・・第２絶縁膜 １０７・・・第２多結晶シリコン膜 ２０７・・・ゲート電極 １０８・・・第１多結晶シリコン膜
Claims (2)
- 【請求項１】 絶縁膜上に形成されているシリコン薄膜
トランジスターにおいて、ゲート電極と同一の層で形成
されている２つの導体層が２つの接続穴を介して前記シ
リコン薄膜トランジスターの基板に接続されており、前
記２つの導体層がそれぞれ前記シリコン薄膜トランジス
ターのドレイン及びソースであることを特徴とする半導
体装置。 - 【請求項２】前記導体層は、不純物が含まれている多結
晶シリコン薄膜まいあはポリサイドであることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26748091A JPH05110103A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26748091A JPH05110103A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110103A true JPH05110103A (ja) | 1993-04-30 |
Family
ID=17445434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26748091A Pending JPH05110103A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465284B2 (en) | 1993-07-27 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-10-16 JP JP26748091A patent/JPH05110103A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465284B2 (en) | 1993-07-27 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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