JPS6188565A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPS6188565A JPS6188565A JP20954984A JP20954984A JPS6188565A JP S6188565 A JPS6188565 A JP S6188565A JP 20954984 A JP20954984 A JP 20954984A JP 20954984 A JP20954984 A JP 20954984A JP S6188565 A JPS6188565 A JP S6188565A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁性基体上に薄膜半導体層を被着形成してな
る電界効果型トランジスタに関する。
る電界効果型トランジスタに関する。
従来より、石英ガラス等の絶縁性基板上にシリコン（Ｓ
ｉ）等の半導体薄膜を被着形成してなる薄膜トランジス
タ（ＴＰＴ）が一般に知られている。
ｉ）等の半導体薄膜を被着形成してなる薄膜トランジス
タ（ＴＰＴ）が一般に知られている。
この薄膜トランジスタは、通常、電界効果型トランジス
タであり、ドレイン・ソース間の電圧ＶＯＳを一定とし
た場合に、トンイン電流ＩＤがゲート電圧■Ｇによって
制御されるものである。相互コンダクタンス１ｍは上記
ドレイン電流ＩＤとゲート電圧ＶＣの比、すなわち、 ｇｍ＝ＩＤ／ＶＣ・・・・・・・・・・第１式で表され
る。また、トンイン電流ＩＤは次式により表される。
タであり、ドレイン・ソース間の電圧ＶＯＳを一定とし
た場合に、トンイン電流ＩＤがゲート電圧■Ｇによって
制御されるものである。相互コンダクタンス１ｍは上記
ドレイン電流ＩＤとゲート電圧ＶＣの比、すなわち、 ｇｍ＝ＩＤ／ＶＣ・・・・・・・・・・第１式で表され
る。また、トンイン電流ＩＤは次式により表される。
■ＤＣＸ−Ｗ／Ｌ−Ａ ・・・・・・・・・・・
・・・・第２式ここで、Ｗはチャンネル領域の幅いわゆ
るチャンネル幅であり、Ｌは該チャンネル領域の長さい
わゆるチャンネル長である。なお、Ａは、ゲート絶縁膜
の膜厚ｄと半導体層中のキャリアの移動度μから決定さ
れる定数である。
・・・・第２式ここで、Ｗはチャンネル領域の幅いわゆ
るチャンネル幅であり、Ｌは該チャンネル領域の長さい
わゆるチャンネル長である。なお、Ａは、ゲート絶縁膜
の膜厚ｄと半導体層中のキャリアの移動度μから決定さ
れる定数である。
すなわち、上記第１式および第２式から明らかなように
、相互コンダクタンスｇｍは、ゲート電圧Ｖ（、が一定
の場合には、チャンネル幅Ｗ、チャンネル長り、ゲート
絶縁膜の膜厚ｄ、およびキャリアの移動度μによって定
められることになる。
、相互コンダクタンスｇｍは、ゲート電圧Ｖ（、が一定
の場合には、チャンネル幅Ｗ、チャンネル長り、ゲート
絶縁膜の膜厚ｄ、およびキャリアの移動度μによって定
められることになる。
ところで、近年、集積回路（ＩＣ）の高密度化に伴って
、−素子当りの素子形成面積を小さくして集積度を上げ
ることが要望されている。しかしながら、上述したよう
な従来の電界効果型トランジスタでは、素子形成面積を
小さくすべくチャンネル幅ｗｌ短くすると、他の条件が
同じであってもドレイン電流ＩＤが減少し相互コンダク
タンスｇｍの値が小さくなってしまう。このだめ、相互
コンダクタンス、９ｍ’（ｚ所定値に保ち、かつ素子形
成面積を小さくするには、チャンネル＠Ｗ以外の条件を
変化させれば良いが、これは容易なことでは々い。
、−素子当りの素子形成面積を小さくして集積度を上げ
ることが要望されている。しかしながら、上述したよう
な従来の電界効果型トランジスタでは、素子形成面積を
小さくすべくチャンネル幅ｗｌ短くすると、他の条件が
同じであってもドレイン電流ＩＤが減少し相互コンダク
タンスｇｍの値が小さくなってしまう。このだめ、相互
コンダクタンス、９ｍ’（ｚ所定値に保ち、かつ素子形
成面積を小さくするには、チャンネル＠Ｗ以外の条件を
変化させれば良いが、これは容易なことでは々い。
また、Ｎチャンネル型の電界効果壁トランジスタにおい
て、負のゲート電圧Ｖｃｔ”印加した場合のドレイン電
流ＩＤ、すなわちリーク電流はやや大きいものとなって
いた。
て、負のゲート電圧Ｖｃｔ”印加した場合のドレイン電
流ＩＤ、すなわちリーク電流はやや大きいものとなって
いた。
そこで、本発明は、上述した従来の問題点に鑑みて提案
されたものであり、相互コンダクタンスｇｍの値を小さ
くすることなく電界効果型トランジスタの素子形成面積
を小さくすることを目的とする。また、Ｎチャンネル型
の電界効果型トランジスタにおけるリーク電流全減少さ
せることを他の目的とする。
されたものであり、相互コンダクタンスｇｍの値を小さ
くすることなく電界効果型トランジスタの素子形成面積
を小さくすることを目的とする。また、Ｎチャンネル型
の電界効果型トランジスタにおけるリーク電流全減少さ
せることを他の目的とする。
本発明に係る電界効果型トランジスタは上述した目的を
達成するために、絶縁性基体上の薄膜半導体層に形成し
たソース、ドレイン領域と、チャンネル領域と絶縁膜を
介して配されたゲート電極を有する電界効果型トランジ
スタにおいて、上記ゲート電極の長さより短い電極が上
記チャンネル領域と絶縁膜を介して上記ゲート電極と対
向配置され、かつ上記長さの短い電極が上記ドレイ／領
域と接続されてなることを特徴とするものである。
達成するために、絶縁性基体上の薄膜半導体層に形成し
たソース、ドレイン領域と、チャンネル領域と絶縁膜を
介して配されたゲート電極を有する電界効果型トランジ
スタにおいて、上記ゲート電極の長さより短い電極が上
記チャンネル領域と絶縁膜を介して上記ゲート電極と対
向配置され、かつ上記長さの短い電極が上記ドレイ／領
域と接続されてなることを特徴とするものである。
〔作 用］
本発明によれば、ゲート電極よシ長さが短かくチャンネ
ル領域と絶縁膜を介して該ゲート電極と対向配置され、
かつドレイ／領域と接続された電極を設けることによシ
、チャンネル領域中の該電極と対向する部分にゲート電
圧によって形成されるチャンネルとは別のチャンネルが
形成される。
ル領域と絶縁膜を介して該ゲート電極と対向配置され、
かつドレイ／領域と接続された電極を設けることによシ
、チャンネル領域中の該電極と対向する部分にゲート電
圧によって形成されるチャンネルとは別のチャンネルが
形成される。
以下、本発明に係る電界効果をトランジスタの一実施例
について、図面を用いて詳細に説明する。
について、図面を用いて詳細に説明する。
最初に、本実施ψ１１の電界効果型トランジスタの概略
の構成について、第１図を参照しながら説明する。ゲー
ト電極５は、ノース領域４Ｓとドレイ／領域４Ｄとで挾
まれたチャンネル領域４Ｃとゲート絶縁膜６を介して配
されている。また、上記ゲート電極５の長さより短い第
２ドＶイン電極２は、上記チャンネル領域４Ｃと絶縁膜
３を介して上記ゲート電極５基対向配置されている。更
に、上記ソース領域４Ｓ側にはソース電極７が、上記ド
レイ／領域４Ｄ側にはドレイン電極８がそれぞれ形成さ
れており、上記第２トンイン電極２は該ドレイン電極８
と接続されている。
の構成について、第１図を参照しながら説明する。ゲー
ト電極５は、ノース領域４Ｓとドレイ／領域４Ｄとで挾
まれたチャンネル領域４Ｃとゲート絶縁膜６を介して配
されている。また、上記ゲート電極５の長さより短い第
２ドＶイン電極２は、上記チャンネル領域４Ｃと絶縁膜
３を介して上記ゲート電極５基対向配置されている。更
に、上記ソース領域４Ｓ側にはソース電極７が、上記ド
レイ／領域４Ｄ側にはドレイン電極８がそれぞれ形成さ
れており、上記第２トンイン電極２は該ドレイン電極８
と接続されている。
次に、上述したような構成を有する本実施例の電界効果
型トランジスタを具体的に、第２図〜第４図の製造工程
を順に示す概略断面図を用いて説明する。
型トランジスタを具体的に、第２図〜第４図の製造工程
を順に示す概略断面図を用いて説明する。
まず、第２図に示すように、石英ガラス等の絶縁性基板
１上に不純物としてたとえばリン（Ｐ） ｔ＝添加した
不純物添加多結晶シリコン層ｅｃＶＤ（化学気相成長）
法等により被着形成した後に、パターンエツチングを行
って第２ドレイン電極２を形成する。次に、二酸化シリ
コン（Ｓ １０２）等の絶縁膜３を形成する。そして、
この絶縁膜３上に多結晶シリコン層１ｃＶＤ法等によシ
被着形成した後に、パターンエツチングを行って能動領
域４を形成する。
１上に不純物としてたとえばリン（Ｐ） ｔ＝添加した
不純物添加多結晶シリコン層ｅｃＶＤ（化学気相成長）
法等により被着形成した後に、パターンエツチングを行
って第２ドレイン電極２を形成する。次に、二酸化シリ
コン（Ｓ １０２）等の絶縁膜３を形成する。そして、
この絶縁膜３上に多結晶シリコン層１ｃＶＤ法等によシ
被着形成した後に、パターンエツチングを行って能動領
域４を形成する。
続いて、二酸化シリコン等の絶縁膜を形成し、不純物と
してたとえばリンＣＰ）ｋ添加した不純物添加多結晶シ
リコン層を形成した後に、パターンエツチングを行って
、第３図に示すように、ゲート電極５およびゲート絶縁
膜６を形成する。
してたとえばリンＣＰ）ｋ添加した不純物添加多結晶シ
リコン層を形成した後に、パターンエツチングを行って
、第３図に示すように、ゲート電極５およびゲート絶縁
膜６を形成する。
続いて、ゲート電極５およびゲート絶縁膜６を拡散マス
クとするいわゆるセルファライン法等により、多結晶シ
リコンからなる能動領域４に不純物を拡散し、第４図に
示すように、低抵抗（Ｎ＋）のソース領域４Ｓおよびド
レイン領域４Ｄ’を形成する。これらのノース領域４Ｓ
とドレイン領域４Ｄとの間のゲート下部領域はトランジ
スタ素子の動作中にチャンネルが形成されるチャンネル
領域４Ｃとなる。そして、更に電極となるアルミニウム
（Ａ６全被着形成しパターンエツチングを行い、ソース
電極７およびドレイン電極８をそれぞれ形成する。
クとするいわゆるセルファライン法等により、多結晶シ
リコンからなる能動領域４に不純物を拡散し、第４図に
示すように、低抵抗（Ｎ＋）のソース領域４Ｓおよびド
レイン領域４Ｄ’を形成する。これらのノース領域４Ｓ
とドレイン領域４Ｄとの間のゲート下部領域はトランジ
スタ素子の動作中にチャンネルが形成されるチャンネル
領域４Ｃとなる。そして、更に電極となるアルミニウム
（Ａ６全被着形成しパターンエツチングを行い、ソース
電極７およびドレイン電極８をそれぞれ形成する。
なお、上記第２ドレイン電極２とドレイン電極８とは電
気的に接続されている。
気的に接続されている。
このようにして製造された本実施例の電界効果型トラン
ジスタはＮチャンネル型であり、上記第２ドＶイン電極
２はゲート電極５よシも長さが短かく、絶縁膜３とチャ
ンネル領域４Ｃｋ介して該ゲート電極５と対向配置され
ている。また、上記第２ドレイン帷極２とドレイン電極
８とは電気的に接続されているため、等電位となる。
ジスタはＮチャンネル型であり、上記第２ドＶイン電極
２はゲート電極５よシも長さが短かく、絶縁膜３とチャ
ンネル領域４Ｃｋ介して該ゲート電極５と対向配置され
ている。また、上記第２ドレイン帷極２とドレイン電極
８とは電気的に接続されているため、等電位となる。
上述した電界効果型トランジスタは、通常、第１図に示
すように、ソース電極７を接地するとともに、ドレイン
電極８に正のドレイン・ソース間電圧ＶＤｓｔ”印加し
て動作させる。そして、ゲート電極５に印加するゲート
電圧ＶＣの極性に応じてチャンネル領域４Ｃは導通状態
あるいは非導通状態とされる。また、第２ドレイン電極
２にも電圧ＶＤＳが印加されるだめ、この電圧ＶＤＳに
よシチャンネル領域４Ｃ中の該第２ドレイン電極２と対
向する部分に電子が誘起され、ゲート電圧Ｖｃにより形
成されるチャンネルとは別のチャンネル１０が形成され
反転層が形成されたようになる。
すように、ソース電極７を接地するとともに、ドレイン
電極８に正のドレイン・ソース間電圧ＶＤｓｔ”印加し
て動作させる。そして、ゲート電極５に印加するゲート
電圧ＶＣの極性に応じてチャンネル領域４Ｃは導通状態
あるいは非導通状態とされる。また、第２ドレイン電極
２にも電圧ＶＤＳが印加されるだめ、この電圧ＶＤＳに
よシチャンネル領域４Ｃ中の該第２ドレイン電極２と対
向する部分に電子が誘起され、ゲート電圧Ｖｃにより形
成されるチャンネルとは別のチャンネル１０が形成され
反転層が形成されたようになる。
ゲート電極５に正のゲート電圧Ｖｃ ｋ印加した場合に
は、該ゲート電圧ＶＧによりチャンネル領域４Ｃの図中
上部にチャンネルが形成され該チャンネル領域４Ｃは導
通状態となる。そして、上記第２ドレイン電極２に印加
された電圧ＶＤＳにょシ誘起されたチャンネル１００分
だけ見かけ上のチャンネル長り。は実際のチャンネル長
りよりも短くなる。すなわち、見かけ上のチャンネル長
し。
は、該ゲート電圧ＶＧによりチャンネル領域４Ｃの図中
上部にチャンネルが形成され該チャンネル領域４Ｃは導
通状態となる。そして、上記第２ドレイン電極２に印加
された電圧ＶＤＳにょシ誘起されたチャンネル１００分
だけ見かけ上のチャンネル長り。は実際のチャンネル長
りよりも短くなる。すなわち、見かけ上のチャンネル長
し。
は、ソース領域４Ｓとチャンネル１０間の長さり。
とトンイン領域４Ｄとチャンネル１０間の長さＬ２の和
に略等しくなる（ Ｌｏ ＝ Ｌｌ ＋ Ｌ２ ）−従
って、導通状態におけるチャンネル領域４Ｃのいわゆる
チャンネル抵抗は従来と比べ小さくなり、前述しだ第２
式からも明らかなように、ドレイン電流ＩＤは増加する
。この結果、ゲート電圧Ｖｃに対するトンイン電流ＩＤ
の変化は第５図の伝達特性図に示すようになり、実線で
示す本実施例の電界効果型トランジスタによれば、破線
で示す従来の電界効果型トランジスタと比べ、ドレイン
電流Ｉ ｏ ハ相対的に増加している。そして、トンイ
ン電流ＩＤが増加することにより、前述した第１式から
明らかなように、相互コンダクタンス９ｍの値も大きく
なる。これは、特に、ソース・ドレイン間の電圧ＶＤＳ
に対してゲート電圧■Ｇが小さい場合に、大きな効果が
ある。
に略等しくなる（ Ｌｏ ＝ Ｌｌ ＋ Ｌ２ ）−従
って、導通状態におけるチャンネル領域４Ｃのいわゆる
チャンネル抵抗は従来と比べ小さくなり、前述しだ第２
式からも明らかなように、ドレイン電流ＩＤは増加する
。この結果、ゲート電圧Ｖｃに対するトンイン電流ＩＤ
の変化は第５図の伝達特性図に示すようになり、実線で
示す本実施例の電界効果型トランジスタによれば、破線
で示す従来の電界効果型トランジスタと比べ、ドレイン
電流Ｉ ｏ ハ相対的に増加している。そして、トンイ
ン電流ＩＤが増加することにより、前述した第１式から
明らかなように、相互コンダクタンス９ｍの値も大きく
なる。これは、特に、ソース・ドレイン間の電圧ＶＤＳ
に対してゲート電圧■Ｇが小さい場合に、大きな効果が
ある。
一方、ゲート電極５に負のゲート電圧Ｖｃ ｆ印加した
場合には、チャンネル領域４Ｃは非導通状態となる。こ
の時、上記ゲート電極５に印加された電圧ＶＣによりチ
ャンネル領域４Ｃの図中上部にホールが誘起され、この
ホールによシトレイン電流ＩＤすなわちリーク電流がわ
ずかに流れるが、上記第２ドＶイン電極２に印加される
電圧ＶＤＳにより形成さｎたチャンネル１０によってホ
ールの流れが阻止されるだめ、該リーク電流は従来と比
べ第５図に示すように減少する。
場合には、チャンネル領域４Ｃは非導通状態となる。こ
の時、上記ゲート電極５に印加された電圧ＶＣによりチ
ャンネル領域４Ｃの図中上部にホールが誘起され、この
ホールによシトレイン電流ＩＤすなわちリーク電流がわ
ずかに流れるが、上記第２ドＶイン電極２に印加される
電圧ＶＤＳにより形成さｎたチャンネル１０によってホ
ールの流れが阻止されるだめ、該リーク電流は従来と比
べ第５図に示すように減少する。
このように、本実施例の電界効果型トランジスタでは、
ゲート電極５よりも長さが短かい第２ドレイン電榎２が
、絶縁膜３とチャンネル領域４ｃを介して該ゲート電極
５と対向するように形成されておシ、該第２トンイン電
極２がドレイン電極８と接続されている。このため、ゲ
ート電極５に正のゲート電圧ＶＧｔ印加した場合には、
見かけ上ノチャンネル長り。は実際のチャンネル長りよ
りも短かくなり、相互コンダクタンスｇｍの値：は大き
くなる。従って、従来と比ペチャンネル幅Ｗを短かくし
ても相互コンダクタンス、！７ｍの値全所定値に保つこ
とができ、素子形成面積を小さくすることができる。ま
た、相互コンダクタンスｇｒｒ＋の値が大きくなったこ
とにより、トランジスタの応答速度が速くなるとともに
、電源電圧が小さくて済むという利点も得られる。
ゲート電極５よりも長さが短かい第２ドレイン電榎２が
、絶縁膜３とチャンネル領域４ｃを介して該ゲート電極
５と対向するように形成されておシ、該第２トンイン電
極２がドレイン電極８と接続されている。このため、ゲ
ート電極５に正のゲート電圧ＶＧｔ印加した場合には、
見かけ上ノチャンネル長り。は実際のチャンネル長りよ
りも短かくなり、相互コンダクタンスｇｍの値：は大き
くなる。従って、従来と比ペチャンネル幅Ｗを短かくし
ても相互コンダクタンス、！７ｍの値全所定値に保つこ
とができ、素子形成面積を小さくすることができる。ま
た、相互コンダクタンスｇｒｒ＋の値が大きくなったこ
とにより、トランジスタの応答速度が速くなるとともに
、電源電圧が小さくて済むという利点も得られる。
一方、ゲート電極５に負のゲート電圧■Ｇ全印加した場
合には、該ゲート電圧ＶＧにより誘起されたホールの流
れが第２ドレイン電極２に印加される電圧ＶＤＳにより
形成されたチャンネル１０によって阻止されるため、従
来と比ベリーク電流を減少させることができる。
合には、該ゲート電圧ＶＧにより誘起されたホールの流
れが第２ドレイン電極２に印加される電圧ＶＤＳにより
形成されたチャンネル１０によって阻止されるため、従
来と比ベリーク電流を減少させることができる。
上述した実施例の説明から明らかなように、本発明によ
れば、ゲート電極の長さより短い電極がチャンネル領域
と絶縁膜を介して該ゲート電極と対向配置され、かつ該
電極がドレイン領域と接続されているため、相互コンダ
クタンスｇｍの値を小さくすることなく電界効果型トラ
ンジスタの素子形成面積を小さくすることができる。ま
た、Ｎチャンネル型の電界効果型トランジスタにおける
リーク電流を減少させることができる。
れば、ゲート電極の長さより短い電極がチャンネル領域
と絶縁膜を介して該ゲート電極と対向配置され、かつ該
電極がドレイン領域と接続されているため、相互コンダ
クタンスｇｍの値を小さくすることなく電界効果型トラ
ンジスタの素子形成面積を小さくすることができる。ま
た、Ｎチャンネル型の電界効果型トランジスタにおける
リーク電流を減少させることができる。
第１図は本発明の一実施例である電界効果型トランジス
タを模式的に示す断面図、第２図ないし第４図は上記実
施例の電界効果型トランジスタの製造工程を順に示す概
略断面図、第５図はゲート電圧Ｖｃに対するドレイン電
流ＩＤの変化を示す伝達特性図である。
タを模式的に示す断面図、第２図ないし第４図は上記実
施例の電界効果型トランジスタの製造工程を順に示す概
略断面図、第５図はゲート電圧Ｖｃに対するドレイン電
流ＩＤの変化を示す伝達特性図である。
Claims (1)
- 絶縁性基体上の薄膜半導体層に形成したソース、ドレ
イン領域と、チャンネル領域と絶縁膜を介して配された
ゲート電極を有する電界効果型トランジスタにおいて、
上記ゲート電極の長さより短い電極が上記チャンネル領
域と絶縁膜を介して上記ゲート電極と対向配置され、か
つ上記長さの短い電極が上記ドレイン領域と接続されて
なる電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20954984A JPS6188565A (ja) | 1984-10-05 | 1984-10-05 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20954984A JPS6188565A (ja) | 1984-10-05 | 1984-10-05 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188565A true JPS6188565A (ja) | 1986-05-06 |
Family
ID=16574651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20954984A Pending JPS6188565A (ja) | 1984-10-05 | 1984-10-05 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188565A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124769A (en) * | 1990-03-02 | 1992-06-23 | Nippon Telegraph And Telephone Corporation | Thin film transistor |
| US5807772A (en) * | 1992-06-09 | 1998-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming semiconductor device with bottom gate connected to source or drain |
| US5917221A (en) * | 1992-06-09 | 1999-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6835586B2 (en) | 1998-12-25 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6914302B2 (en) | 1998-12-18 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7276730B2 (en) | 1998-12-28 | 2007-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
-
1984
- 1984-10-05 JP JP20954984A patent/JPS6188565A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124769A (en) * | 1990-03-02 | 1992-06-23 | Nippon Telegraph And Telephone Corporation | Thin film transistor |
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| US6340830B1 (en) | 1992-06-09 | 2002-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6528852B2 (en) | 1992-06-09 | 2003-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Double gated electronic device and method of forming the same |
| US6815772B2 (en) | 1992-06-09 | 2004-11-09 | Semiconductor Energy Laboratory Co., Ltd. | Dual gate MOSFET |
| US6914302B2 (en) | 1998-12-18 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6835586B2 (en) | 1998-12-25 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7276730B2 (en) | 1998-12-28 | 2007-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8643015B2 (en) | 1998-12-28 | 2014-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
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