JP3494673B2 - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はオン状態とオフ状態が切
換可能な半導体素子に関するものであり、特に薄膜状の
半導体層で高い耐圧特性を実現し得る半導体素子に関す
る。 【０００２】 【従来の技術】薄膜状の半導体層によってオン状態とオ
フ状態が切換可能な半導体素子を構成する技術が知られ
ており、特開昭６２−１７４９７７号公報に開示されて
いる。本明細書に添付する図４はこれを説明するもので
あり、絶縁性の支持基板４０上にドレイン電極４５ｃが
形成されている。ドレイン電極４５ｃの上部に高不純物
濃度のｎ+ ドレイン領域４５が形成されている。ドレイ
ン領域４５の上部に低不純物濃度のｎチャンネル領域４
６が形成されている。ｎチャンネル領域４６の上面には
凹凸が形成されており、凸部頂点に高不純物濃度のｎ+
ソース領域４３が形成されている。ｎ+ ソース領域４３
の上部にはソース電極４３ｃが形成されている。凹部の
側面と底面にはアンドープのゲート領域４４が形成され
ている。ゲート領域４４の外側にゲート電極４４ｃが形
成されている。この構成の半導体素子によると、ゲート
電極４４ｃに印加する電位の切換えによって、ソース領
域４３とドレイン領域４５間の抵抗値を切換えることが
できる。 【０００３】 【発明が解決しようとする課題】上記素子は静電誘導ト
ランジスタとして良好に作動するものの、その耐圧が基
本的にチャンネル領域４６の膜厚Ｌに大きく依存する。
そのためＳｉ基板中に酸素イオンを注入した後高温アニ
ール処理してＳｉＯ2 絶縁膜上にＳｉ膜を形成するＳＩ
ＭＯＸ法等のように、薄い膜厚の半導体層を形成する方
法によると充分な耐圧を得ることができない。そこで本
発明では薄い膜厚であってもなお充分な耐圧を得ること
のできる半導体素子を実現したものである。 【０００４】 【課題を解決するための手段】請求項１の薄膜半導体素
子は、絶縁膜中に形成された薄膜状の第１導電型の半導
体層を備えている。そしてこの第１導電型の半導体層に
は、前記第１導電型の半導体層の主表面内における中間
部位において、少なくとも２箇所に第２導電型のゲート
領域が形成されており、前記第１導電型の半導体層の主
表面内で前記ゲート領域を挟んで、前記ゲート領域の配
列と対向する部位において、第１導電型のソース領域と
ドレイン領域が形成されており、ゲート領域とソース領
域間の前記第１導電型半導体層の主表面内における中間
部位において、チャンネル領域が形成されており、チャ
ンネル領域に絶縁膜を介して対向するゲート電極が形成
されており、前記ゲート領域と前記ソース領域が電極で
接続されている。なお、ここでいう中間部位とは中央部
位に限定されるものでない。 【０００５】 【０００６】 【作用】本発明の構成によると、基本的に１層の半導体
層で素子が形成される。すなわち半導体層の積層構造で
はなく、層の面的ひろがりのなかにソース領域・ゲート
領域・ドレイン領域が形成される。この構成は静電誘導
トランジスタまたは接合形の電界効果トランジスタを一
層のなかに実現したものであり、ゲート領域の電位によ
ってソース領域とドレイン領域間の導通・非導通が切換
えられる。この構成によると、ゲート領域とドレイン領
域の面内における距離の調整によって耐圧特性を調整で
きることから、薄い膜厚でも必要な耐圧を確保できる。 【０００７】 また第１導電型の薄膜が第２導電型の
薄膜に挟み込まれた状態で絶縁膜中に形成されている
と、第１導電型の半導体層と絶縁膜の界面にリーク電流
が流れることが抑制される。さらにゲート領域とソース
領域間の第１導電型半導体層の中間部位に第２導電型の
ＭＯＳトランジスタ用チャンネル領域が形成されると、
このＭＯＳトランジスタ用チャンネル領域と静電誘導ト
ランジスタないし電界効果トランジスタのゲート領域の
間がＭＯＳトランジスタのドレイン領域となり、同時に
静電誘導トランジスタないし電界効果トランジスタのソ
ース領域となる。ここでＭＯＳトランジスタ用チャンネ
ル領域に対向してゲート電極を形成し、かつＭＯＳトラ
ンジスタのソース領域と静電誘導トランジスタないし電
界効果トランジスタのゲート領域を導電材で同電位に接
続しておくと、ＭＯＳトランジスタのゲート電圧でＭＯ
Ｓトランジスタと静電誘導トランジスタないし電界効果
トランジスタがともにオン・オフ制御されることにな
る。これによって耐圧の高い静電誘導トランジスタない
し電界効果トランジスタがＭＯＳトランジスタに直列に
接続された構造が実現され、全体の耐圧が非常に高く確
保できる。 【０００８】 【実施例】次に本発明の３つの実施例を順に説明する。 第１実施例（図１参照） 図１において(A) は(C) 図のＡ−Ａ断面、(B) は (A)図
のＢ−Ｂ矢視図を示している。図中１０は支持基板であ
り、Ｓｉあるいはガラスが好適であるが金属であっても
よい。図中１１は絶縁膜であり、この実施例ではＳｉＯ
2 で形成されている。支持基板１０とその表面に形成さ
れた絶縁膜１１で絶縁性の支持基板が形成されている。 【０００９】絶縁膜１１中に薄膜状の第１導電型（この
場合はＮ型）の半導体層１２が形成されている。製造の
際には絶縁膜１１中に(A) 図に示されているように、１
つ１つの素子に対応する面積を有する半導体層１２が複
数形成されている。製造後半導体層１２間でダイシング
され、(B)(C)に示す単位素子に分割される。 【００１０】半導体層１２の主表面Ｓ内における中間部
位において、第２導電型（この場合はＰ型）のゲート領
域が複数箇所（この場合は１４Ｌと１４Ｒの２箇所）に
形成されている。この実施例の場合、ゲート領域１４
Ｌ，１４Ｒは、図中左右方向における中間部位に形成さ
れており、ゲート領域１４Ｌは図示上方に、ゲート領域
１４Ｒは図示下方の位置に形成されている。ゲート領域
１４は３箇所以上に分割されていてもよいし、また１箇
所に集中されていてもよい。 【００１１】半導体層１２の主表面Ｓ内でゲート領域１
４Ｌ，１４Ｒを挟んで対向する箇所に、Ｎ型不純物が高
濃度にドープされているｎ+ ソース領域１３とｎ+ ドレ
イン領域１５が形成されている。半導体層１２のうち、
ゲート領域１４Ｌとゲート領域１４Ｒ間の領域がチャン
ネル領域となる。 【００１２】ソース領域１３とゲート領域１４Ｌ，Ｒと
ドレイン領域１５に対応する部位において絶縁膜１１に
窓があけられており、これらの窓を通してソース電極１
３ｃがソース領域１３に接続され、ゲート電極１４ｃが
ゲート領域１４Ｌ，Ｒに接続され、ドレイン電極１５ｃ
がドレイン領域１５に接続されている。 【００１３】この半導体素子は静電誘導トランジスタと
なっており、ノーマリオン形もしくはノーマリオフ形の
いずれかを実現できる。ノーマリオン形で形成されてい
る場合、ゲート電極１４ｃに電位が加えられない間、ソ
ース・ドレイン間抵抗が低くなっている。ゲート電極１
４ｃにマイナスの電位を加えてゆくと、ゲート領域１４
Ｌ，１４Ｒ間のチャンネル領域に空乏層が広がり、ソー
ス・ドレイン間抵抗が高くなる。例えばゲート電極１４
ｃに−５ボルトが加わると、ドレイン電圧が３０ボルト
以下ではソース・ドレイン間に電流が流れないという特
性を実現できる。 【００１４】この実施例によると、ゲート領域１４Ｌ，
Ｒとドレイン領域１５間の距離Ｌ１と、半導体層１２の
不純物濃度の調整によって耐圧を調整することができ
る。また静電誘導トランジスタに実現したい特性によっ
ては不純物濃度を任意に選択できないこともあるが、そ
の場合にも前記距離Ｌ１の調整によって必要な耐圧を得
ることができる。 【００１５】第２実施例（図２参照） この実施例は図２に示されている。なお平面図は図１
(B)(C)と同一のため省略してある。この実施例では、薄
膜状の第１導電型半導体層２２ｂが第２導電型半導体層
２２ａ，２２ｃに挟み込まれた状態で絶縁膜２１中に形
成されている。その他の点は第１実施例と同等であり、
同等の部材には下一桁が同じ参照数字を付してある。こ
のように、第１導電型半導体層２２ｂが第２導電型半導
体層２２ａ，２２ｃに挟み込まれていると、半導体層と
絶縁材の界面を流れるソース・ドレイン間のリーク電流
が低減される。 【００１６】第３実施例（図３参照） この実施例は、薄膜半導体素子として、静電誘導トラン
ジスタとＭＯＳトランジスタを直列に接続した構造を実
現したものであり、図３に示されている。なお第１、第
２実施例と共通部分には下一桁が同じ参照数字を用いる
ことで説明を省略する。図３(B) によく示されているよ
うに、この実施例の場合、ゲート領域３４Ｌ，３４Ｒと
ソース領域３３間の第１導電型半導体層３２の主表面Ｓ
内の中間部位において第２導電型のＭＯＳトランジスタ
用チャンネル領域３８が形成されている。 【００１７】このために、図３(A) に示されているよう
に、絶縁膜３１中にまずＰ型の半導体膜３２ｄを作って
おく。次にＭＯＳトランジスタ用チャンネル領域３８を
除いて少なくとも上半分をＮ型の半導体膜３２ｅに変換
する。その後は第１、第２実施例と同様、ｎ+ ソース領
域３３、Ｐ+ ゲート領域３４Ｌ，３４Ｒ、ｎ+ ドレイン
領域３５を形成する。ＭＯＳトランジスタ用チャンネル
領域３８に絶縁膜３１を介して対向する位置にＭＯＳト
ランジスタ用ゲート電極３７が形成されている。またソ
ース領域３３に接続される電極３３ｃとゲート領域３４
Ｌ，３４Ｒに接続される電極３４ｃは相互に接続され、
ソース領域３３とゲート領域３４Ｌ，３４Ｒは常時同電
位に保たれる。 【００１８】この構成によると、ゲート領域３４Ｌ，３
４ＲとＭＯＳトランジスタ用チャンネル領域３８間の第
１導電型半導体層３６Ｂ１がＭＯＳトランジスタのドレ
イン領域となり、ソース領域３３とチャンネル領域３８
とドレイン領域３６Ｂ１でＭＯＳトランジスタが構成さ
れる。またＭＯＳトランジスタのドレイン領域３６Ｂ１
は同時に静電誘導トランジスタのソース領域ともなり、
ソース領域３６Ｂ１とゲート領域３４Ｌ，３４Ｒとドレ
イン領域３５で静電誘導トランジスタが構成されてい
る。 【００１９】電極３３ｃ（３４ｃ）でＭＯＳトランジス
タのソース領域３３と静電誘導トランジスタのゲート領
域３４Ｌ，３４Ｒは同電位に保たれる。また静電誘導ト
ランジスタとしてはノーマリオン形として形成されてい
る。ＭＯＳトランジスタ用ゲート電極３７にＭＯＳトラ
ンジスタをオンさせる電位が加わると、ＭＯＳトランジ
スタはオンする。このときは静電誘導型トランジスタの
ソース領域３６Ｂ１とゲート領域３４Ｌ，３４Ｒ間に電
圧が加わらない。静電誘導トランジスタはノーマリオン
の特性を有するため、全体としてオンする。すなわちＭ
ＯＳトランジスタ用ゲート電極３７にオン電圧が加えら
れることで電極３３ｃと電極３５ｃ間に電流が流れる。 【００２０】ＭＯＳトランジスタ用ゲート電極３７の電
圧がＭＯＳトランジスタをオフする電圧になると、ＭＯ
Ｓトランジスタのドレイン領域であり静電誘導トランジ
スタのソース領域である領域３６Ｂ１が正電位となり、
静電誘導トランジスタのソース３６Ｂ１とゲート３４
Ｌ，３４Ｒ間は逆バイアス状態となる。このために静電
誘導トランジスタもオフされてしまう。ＭＯＳトランジ
スタのドレイン領域３６Ｂ１の正電位がＭＯＳトランジ
スタの耐圧以下であり、しかもこの電位が静電誘導トラ
ンジスタのゲート領域３４Ｌ，３４Ｒからの空乏層を広
げて静電誘導トランジスタをオフさせてしまうのであ
る。この結果、素子全体の耐圧は著しく高められる。以
上の実施例において、ゲート領域（１４，２４，３４）
を、他の領域の半導体とショットキー接合を形成する物
質にすると、さらに耐圧性を高めることができる。なお
以上の実施例では、第１導電型をＮ型とする例について
説明したが、Ｐ型としてもよいことは当然のことであ
る。また図３のＭＯＳトランジスタをＬＤＭＯＳ（横型
２重拡散ＭＯＳ）としてもよい。さらに静電誘導トラン
ジスタを接合形の電界効果トランジスタとしてもよい。 【００２１】 【発明の効果】本発明によると、薄膜状の半導体層で形
成されるトランジスタの耐圧を高く確保することが可能
となり、薄膜状トランジスタの長所を高耐圧が要求され
るケースでも享受できることになる。
換可能な半導体素子に関するものであり、特に薄膜状の
半導体層で高い耐圧特性を実現し得る半導体素子に関す
る。 【０００２】 【従来の技術】薄膜状の半導体層によってオン状態とオ
フ状態が切換可能な半導体素子を構成する技術が知られ
ており、特開昭６２−１７４９７７号公報に開示されて
いる。本明細書に添付する図４はこれを説明するもので
あり、絶縁性の支持基板４０上にドレイン電極４５ｃが
形成されている。ドレイン電極４５ｃの上部に高不純物
濃度のｎ+ ドレイン領域４５が形成されている。ドレイ
ン領域４５の上部に低不純物濃度のｎチャンネル領域４
６が形成されている。ｎチャンネル領域４６の上面には
凹凸が形成されており、凸部頂点に高不純物濃度のｎ+
ソース領域４３が形成されている。ｎ+ ソース領域４３
の上部にはソース電極４３ｃが形成されている。凹部の
側面と底面にはアンドープのゲート領域４４が形成され
ている。ゲート領域４４の外側にゲート電極４４ｃが形
成されている。この構成の半導体素子によると、ゲート
電極４４ｃに印加する電位の切換えによって、ソース領
域４３とドレイン領域４５間の抵抗値を切換えることが
できる。 【０００３】 【発明が解決しようとする課題】上記素子は静電誘導ト
ランジスタとして良好に作動するものの、その耐圧が基
本的にチャンネル領域４６の膜厚Ｌに大きく依存する。
そのためＳｉ基板中に酸素イオンを注入した後高温アニ
ール処理してＳｉＯ2 絶縁膜上にＳｉ膜を形成するＳＩ
ＭＯＸ法等のように、薄い膜厚の半導体層を形成する方
法によると充分な耐圧を得ることができない。そこで本
発明では薄い膜厚であってもなお充分な耐圧を得ること
のできる半導体素子を実現したものである。 【０００４】 【課題を解決するための手段】請求項１の薄膜半導体素
子は、絶縁膜中に形成された薄膜状の第１導電型の半導
体層を備えている。そしてこの第１導電型の半導体層に
は、前記第１導電型の半導体層の主表面内における中間
部位において、少なくとも２箇所に第２導電型のゲート
領域が形成されており、前記第１導電型の半導体層の主
表面内で前記ゲート領域を挟んで、前記ゲート領域の配
列と対向する部位において、第１導電型のソース領域と
ドレイン領域が形成されており、ゲート領域とソース領
域間の前記第１導電型半導体層の主表面内における中間
部位において、チャンネル領域が形成されており、チャ
ンネル領域に絶縁膜を介して対向するゲート電極が形成
されており、前記ゲート領域と前記ソース領域が電極で
接続されている。なお、ここでいう中間部位とは中央部
位に限定されるものでない。 【０００５】 【０００６】 【作用】本発明の構成によると、基本的に１層の半導体
層で素子が形成される。すなわち半導体層の積層構造で
はなく、層の面的ひろがりのなかにソース領域・ゲート
領域・ドレイン領域が形成される。この構成は静電誘導
トランジスタまたは接合形の電界効果トランジスタを一
層のなかに実現したものであり、ゲート領域の電位によ
ってソース領域とドレイン領域間の導通・非導通が切換
えられる。この構成によると、ゲート領域とドレイン領
域の面内における距離の調整によって耐圧特性を調整で
きることから、薄い膜厚でも必要な耐圧を確保できる。 【０００７】 また第１導電型の薄膜が第２導電型の
薄膜に挟み込まれた状態で絶縁膜中に形成されている
と、第１導電型の半導体層と絶縁膜の界面にリーク電流
が流れることが抑制される。さらにゲート領域とソース
領域間の第１導電型半導体層の中間部位に第２導電型の
ＭＯＳトランジスタ用チャンネル領域が形成されると、
このＭＯＳトランジスタ用チャンネル領域と静電誘導ト
ランジスタないし電界効果トランジスタのゲート領域の
間がＭＯＳトランジスタのドレイン領域となり、同時に
静電誘導トランジスタないし電界効果トランジスタのソ
ース領域となる。ここでＭＯＳトランジスタ用チャンネ
ル領域に対向してゲート電極を形成し、かつＭＯＳトラ
ンジスタのソース領域と静電誘導トランジスタないし電
界効果トランジスタのゲート領域を導電材で同電位に接
続しておくと、ＭＯＳトランジスタのゲート電圧でＭＯ
Ｓトランジスタと静電誘導トランジスタないし電界効果
トランジスタがともにオン・オフ制御されることにな
る。これによって耐圧の高い静電誘導トランジスタない
し電界効果トランジスタがＭＯＳトランジスタに直列に
接続された構造が実現され、全体の耐圧が非常に高く確
保できる。 【０００８】 【実施例】次に本発明の３つの実施例を順に説明する。 第１実施例（図１参照） 図１において(A) は(C) 図のＡ−Ａ断面、(B) は (A)図
のＢ−Ｂ矢視図を示している。図中１０は支持基板であ
り、Ｓｉあるいはガラスが好適であるが金属であっても
よい。図中１１は絶縁膜であり、この実施例ではＳｉＯ
2 で形成されている。支持基板１０とその表面に形成さ
れた絶縁膜１１で絶縁性の支持基板が形成されている。 【０００９】絶縁膜１１中に薄膜状の第１導電型（この
場合はＮ型）の半導体層１２が形成されている。製造の
際には絶縁膜１１中に(A) 図に示されているように、１
つ１つの素子に対応する面積を有する半導体層１２が複
数形成されている。製造後半導体層１２間でダイシング
され、(B)(C)に示す単位素子に分割される。 【００１０】半導体層１２の主表面Ｓ内における中間部
位において、第２導電型（この場合はＰ型）のゲート領
域が複数箇所（この場合は１４Ｌと１４Ｒの２箇所）に
形成されている。この実施例の場合、ゲート領域１４
Ｌ，１４Ｒは、図中左右方向における中間部位に形成さ
れており、ゲート領域１４Ｌは図示上方に、ゲート領域
１４Ｒは図示下方の位置に形成されている。ゲート領域
１４は３箇所以上に分割されていてもよいし、また１箇
所に集中されていてもよい。 【００１１】半導体層１２の主表面Ｓ内でゲート領域１
４Ｌ，１４Ｒを挟んで対向する箇所に、Ｎ型不純物が高
濃度にドープされているｎ+ ソース領域１３とｎ+ ドレ
イン領域１５が形成されている。半導体層１２のうち、
ゲート領域１４Ｌとゲート領域１４Ｒ間の領域がチャン
ネル領域となる。 【００１２】ソース領域１３とゲート領域１４Ｌ，Ｒと
ドレイン領域１５に対応する部位において絶縁膜１１に
窓があけられており、これらの窓を通してソース電極１
３ｃがソース領域１３に接続され、ゲート電極１４ｃが
ゲート領域１４Ｌ，Ｒに接続され、ドレイン電極１５ｃ
がドレイン領域１５に接続されている。 【００１３】この半導体素子は静電誘導トランジスタと
なっており、ノーマリオン形もしくはノーマリオフ形の
いずれかを実現できる。ノーマリオン形で形成されてい
る場合、ゲート電極１４ｃに電位が加えられない間、ソ
ース・ドレイン間抵抗が低くなっている。ゲート電極１
４ｃにマイナスの電位を加えてゆくと、ゲート領域１４
Ｌ，１４Ｒ間のチャンネル領域に空乏層が広がり、ソー
ス・ドレイン間抵抗が高くなる。例えばゲート電極１４
ｃに−５ボルトが加わると、ドレイン電圧が３０ボルト
以下ではソース・ドレイン間に電流が流れないという特
性を実現できる。 【００１４】この実施例によると、ゲート領域１４Ｌ，
Ｒとドレイン領域１５間の距離Ｌ１と、半導体層１２の
不純物濃度の調整によって耐圧を調整することができ
る。また静電誘導トランジスタに実現したい特性によっ
ては不純物濃度を任意に選択できないこともあるが、そ
の場合にも前記距離Ｌ１の調整によって必要な耐圧を得
ることができる。 【００１５】第２実施例（図２参照） この実施例は図２に示されている。なお平面図は図１
(B)(C)と同一のため省略してある。この実施例では、薄
膜状の第１導電型半導体層２２ｂが第２導電型半導体層
２２ａ，２２ｃに挟み込まれた状態で絶縁膜２１中に形
成されている。その他の点は第１実施例と同等であり、
同等の部材には下一桁が同じ参照数字を付してある。こ
のように、第１導電型半導体層２２ｂが第２導電型半導
体層２２ａ，２２ｃに挟み込まれていると、半導体層と
絶縁材の界面を流れるソース・ドレイン間のリーク電流
が低減される。 【００１６】第３実施例（図３参照） この実施例は、薄膜半導体素子として、静電誘導トラン
ジスタとＭＯＳトランジスタを直列に接続した構造を実
現したものであり、図３に示されている。なお第１、第
２実施例と共通部分には下一桁が同じ参照数字を用いる
ことで説明を省略する。図３(B) によく示されているよ
うに、この実施例の場合、ゲート領域３４Ｌ，３４Ｒと
ソース領域３３間の第１導電型半導体層３２の主表面Ｓ
内の中間部位において第２導電型のＭＯＳトランジスタ
用チャンネル領域３８が形成されている。 【００１７】このために、図３(A) に示されているよう
に、絶縁膜３１中にまずＰ型の半導体膜３２ｄを作って
おく。次にＭＯＳトランジスタ用チャンネル領域３８を
除いて少なくとも上半分をＮ型の半導体膜３２ｅに変換
する。その後は第１、第２実施例と同様、ｎ+ ソース領
域３３、Ｐ+ ゲート領域３４Ｌ，３４Ｒ、ｎ+ ドレイン
領域３５を形成する。ＭＯＳトランジスタ用チャンネル
領域３８に絶縁膜３１を介して対向する位置にＭＯＳト
ランジスタ用ゲート電極３７が形成されている。またソ
ース領域３３に接続される電極３３ｃとゲート領域３４
Ｌ，３４Ｒに接続される電極３４ｃは相互に接続され、
ソース領域３３とゲート領域３４Ｌ，３４Ｒは常時同電
位に保たれる。 【００１８】この構成によると、ゲート領域３４Ｌ，３
４ＲとＭＯＳトランジスタ用チャンネル領域３８間の第
１導電型半導体層３６Ｂ１がＭＯＳトランジスタのドレ
イン領域となり、ソース領域３３とチャンネル領域３８
とドレイン領域３６Ｂ１でＭＯＳトランジスタが構成さ
れる。またＭＯＳトランジスタのドレイン領域３６Ｂ１
は同時に静電誘導トランジスタのソース領域ともなり、
ソース領域３６Ｂ１とゲート領域３４Ｌ，３４Ｒとドレ
イン領域３５で静電誘導トランジスタが構成されてい
る。 【００１９】電極３３ｃ（３４ｃ）でＭＯＳトランジス
タのソース領域３３と静電誘導トランジスタのゲート領
域３４Ｌ，３４Ｒは同電位に保たれる。また静電誘導ト
ランジスタとしてはノーマリオン形として形成されてい
る。ＭＯＳトランジスタ用ゲート電極３７にＭＯＳトラ
ンジスタをオンさせる電位が加わると、ＭＯＳトランジ
スタはオンする。このときは静電誘導型トランジスタの
ソース領域３６Ｂ１とゲート領域３４Ｌ，３４Ｒ間に電
圧が加わらない。静電誘導トランジスタはノーマリオン
の特性を有するため、全体としてオンする。すなわちＭ
ＯＳトランジスタ用ゲート電極３７にオン電圧が加えら
れることで電極３３ｃと電極３５ｃ間に電流が流れる。 【００２０】ＭＯＳトランジスタ用ゲート電極３７の電
圧がＭＯＳトランジスタをオフする電圧になると、ＭＯ
Ｓトランジスタのドレイン領域であり静電誘導トランジ
スタのソース領域である領域３６Ｂ１が正電位となり、
静電誘導トランジスタのソース３６Ｂ１とゲート３４
Ｌ，３４Ｒ間は逆バイアス状態となる。このために静電
誘導トランジスタもオフされてしまう。ＭＯＳトランジ
スタのドレイン領域３６Ｂ１の正電位がＭＯＳトランジ
スタの耐圧以下であり、しかもこの電位が静電誘導トラ
ンジスタのゲート領域３４Ｌ，３４Ｒからの空乏層を広
げて静電誘導トランジスタをオフさせてしまうのであ
る。この結果、素子全体の耐圧は著しく高められる。以
上の実施例において、ゲート領域（１４，２４，３４）
を、他の領域の半導体とショットキー接合を形成する物
質にすると、さらに耐圧性を高めることができる。なお
以上の実施例では、第１導電型をＮ型とする例について
説明したが、Ｐ型としてもよいことは当然のことであ
る。また図３のＭＯＳトランジスタをＬＤＭＯＳ（横型
２重拡散ＭＯＳ）としてもよい。さらに静電誘導トラン
ジスタを接合形の電界効果トランジスタとしてもよい。 【００２１】 【発明の効果】本発明によると、薄膜状の半導体層で形
成されるトランジスタの耐圧を高く確保することが可能
となり、薄膜状トランジスタの長所を高耐圧が要求され
るケースでも享受できることになる。
【図面の簡単な説明】
【図１】第１実施例の薄膜半導体素子を示す図
【図２】第２実施例の薄膜半導体素子を示す図
【図３】第３実施例の薄膜半導体素子を示す図
【図４】従来の薄膜半導体素子を示す図
【符号の説明】
１０，２０，３０：支持基板
１１，２１，３１：絶縁膜
１２，２２，３２：第１導電型半導体層
１３，２３，３３：ソース領域
１４Ｌ，２４Ｌ，３４Ｌ，１４Ｒ，２４Ｒ，３４Ｒ：ゲ
ート領域 １５，２５，３５：ドレイ領域 ３８：ＭＯＳトランジスタ用チャンネル領域
ート領域 １５，２５，３５：ドレイ領域 ３８：ＭＯＳトランジスタ用チャンネル領域
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 絶縁膜中に形成された薄膜状の第１導電
型の半導体層を備え、 前記第１導電型の半導体層の主表面内における中間部位
において、少なくとも２箇所に第２導電型のゲート領域
が形成されており、 前記第１導電型の半導体層の主表面内で前記ゲート領域
を挟んで、前記ゲート領域の配列と対向する部位におい
て、第１導電型のソース領域とドレイン領域が形成され
ており、 前記ゲート領域とソース領域間の前記第１導電型の半導
体層の主表面内における中間部位において、チャンネル
領域が形成されており、 チャンネル領域に絶縁膜を介して対向するゲート電極が
形成されており、 前記ゲート領域と前記ソース領域が電極で接続されてい
ることを特徴とする薄膜半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09460093A JP3494673B2 (ja) | 1993-04-21 | 1993-04-21 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09460093A JP3494673B2 (ja) | 1993-04-21 | 1993-04-21 | 薄膜半導体素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003333443A Division JP3928608B2 (ja) | 2003-09-25 | 2003-09-25 | 薄膜半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310736A JPH06310736A (ja) | 1994-11-04 |
| JP3494673B2 true JP3494673B2 (ja) | 2004-02-09 |
Family
ID=14114758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09460093A Expired - Lifetime JP3494673B2 (ja) | 1993-04-21 | 1993-04-21 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3494673B2 (ja) |
-
1993
- 1993-04-21 JP JP09460093A patent/JP3494673B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310736A (ja) | 1994-11-04 |
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Legal Events
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