JPH05235352A

JPH05235352A - 半導体装置及びその製造方法

Info

Publication number: JPH05235352A
Application number: JP7531192A
Authority: JP
Inventors: Masayoshi Shirahata; 正芳白畑; Shigeki Komori; 重樹小森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-02-24
Filing date: 1992-02-24
Publication date: 1993-09-10

Abstract

(57)【要約】【目的】ボトムゲート型ＭＯＳトランジスタにおい
て、電流駆動力が大きく、寄生容量の少いトランジスタ
を得ることを目的とする。【構成】ゲートとなる多結晶シリコン２の上に、下地
金属材料３を形成し、その上にＰＺＴ４を形成し、多結
晶シリコン２上のＰＺＴ４の領域４ａの結晶をペロブス
カイト構造として高誘電率を有するものとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特にチャネル領域が多結晶シリコンで形
成されたＭＩＳトランジスタのゲート絶縁膜の構造及び
製造方法に関するものである。

【０００２】

【従来の技術】図２は従来の半導体装置の製造方法を示
す図であり、図において、２は絶縁層１上に形成された
多結晶シリコン（ゲート電極）、１１は上記多結晶シリ
コン２を覆うようにして形成された酸化膜（ゲート酸化
膜）であり、該酸化膜１１の上記多結晶シリコン２上方
にはｎ型領域６ａ（チャネル領域）が形成され、その両
側にはｐ型領域１０（ソース・ドレイン領域）が連続し
て形成されている。また１２はシリコン酸化膜等の層間
絶縁膜である。

【０００３】次に製造方法について説明する。まず図２
(a) に示すように、絶縁層１の上に厚さ１５００オング
ストローム程度の多結晶シリコンを形成してこれを幅
０．６〜０．８μｍ程度にパターニングしてゲート電極
２とする。

【０００４】その後、図２(b) に示すように、ＣＶＤ法
によりゲート絶縁膜となる酸化膜１１を厚さ２５０オン
グストローム程度に全面に形成し、さらに厚さ２００〜
２０００オングストロームの多結晶シリコン６を形成す
る。続いて全面に矢印７の方向より、ｎ型不純物として
例えば砒素（Ａｓ）を注入して、多結晶シリコン６をｎ
型にする。

【０００５】次に図２(c) に示すように、レジストによ
りマスク８を、上記ゲート電極２上方の多結晶シリコン
６のｎ型領域（チャネル領域）６ａ上に形成した後、矢
印９に示すようにｐ型不純物として例えばボロン（Ｂ）
を注入し、トランジスタのソース・ドレインとなるｐ型
領域１０を形成する。最後にマスク８を除去してシリコ
ン酸化膜等の層間絶縁膜１２を形成する（図２(d) ）。

【０００６】次に動作について説明する。ゲート電極２
の電位を負にすると、チャネル領域６ａの電子がゲート
電極２と反対側に移動し、また正孔はゲート電極２側に
引き寄せられ、この引き寄せられた正孔によってチャネ
ル領域６ａにｐ型の導電層が形成され、これによりソー
ス・ドレイン領域を構成するｐ型領域１０間が接続され
電流が流れる。またゲート電極の電位を負にしない場合
には、チャネル領域６ａにｐ型導電層が形成されないた
め、ｐ型領域１０間は導通せず、以上のようにしてｎ型
のチャネル領域６ａをｐ型に反転させるか否かによりス
イッチング動作を行うことができる。

【０００７】

【発明が解決しようとする課題】従来の半導体装置及び
その製造方法は以上のように構成されていおり、スイッ
チング時にキャリアが多結晶シリコンで構成されたチャ
ネル領域中を走行するので、キャリアの移動度が低く、
オン時においても電流が多くは流れないという問題があ
った。またオン時の電流を増やすためにゲート酸化膜の
膜厚を薄くした場合には、寄生容量が増大してしまうな
どの問題点があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、オン時の電流を多くし、しかも
その際に寄生容量が増えることもない半導体装置及びそ
の製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る半導体装
置は、ゲート絶縁膜に、チャネル領域下方において、ソ
ース・ドレイン領域下方に比べ高い誘電率を有する誘電
体膜を用いたものである。

【００１０】また、この発明に係る半導体装置の製造方
法は、ゲート電極の上面に下地金属膜を設ける工程と、
該ゲート電極上に誘電体膜を形成し、誘電体膜と上記下
地金属膜とを反応させ、ゲート電極上の誘電体膜をソー
ス・ドレイン領域下方の誘電体膜よりも高い誘電率を有
する結晶構造にする工程とを備えたものである。

【００１１】

【作用】この発明においては、ゲート絶縁膜のチャネル
領域下方に相当する部分が、ソース・ドレイン領域下方
に相当する部分よりも高い誘電率を有するため、同一の
ゲート電圧を印加したときに従来よりもチャネル反転時
の反転強度、つまりゲート電極側に引き寄せられたキャ
リア濃度が高くなり、キャリアの移動度が高くなる。

【００１２】また、ゲート電極上面に下地金属膜を形成
し、該下地金属膜と誘電体膜とを反応させて局部的に誘
電率の高い領域を形成するようにしたから、所望部分だ
け高い誘電率を有するゲート絶縁膜を容易に形成するこ
とができる。

【００１３】

【実施例】以下、本発明の一実施例による半導体装置を
図に基づいて説明する。図１において、図２と同一符号
は同一または相当部分を示し、３は白金（Ｐｔ）等の下
地金属であり、４はゲート絶縁膜として形成されたＰＺ
Ｔ（ジルコン酸チタン酸鉛））であり、下地金属３が形
成されたゲート電極２上方では結晶構造が斜方晶系とな
り、いわゆるペロブスカイト型構造の領域４ａとなり、
該領域４ａの誘電率εは約３００〜２０００となり、ま
たゲート電極２両側に位置するソース・ドレイン領域１
０下方の領域ではＰＺＴ４はバイアクロア型構造の結晶
構造となり、その誘電率εは２０〜３０となっている。

【００１４】次に製造方法について説明する。まず図１
(a) に示すように、ＴＥＯＳ酸化膜のような絶縁層１の
上に、ＣＶＤ法により厚さ１５００オングストロームの
多結晶シリコン２０，ＴｉＮ膜５，及び例えばＰｔ等の
下地金属材料３を形成する。ここでＴｉＮ膜５は、多結
晶シリコン２０とＰｔ３とが反応してシリサイドとなる
のを阻止するためのバリアメタルとして作用する。

【００１５】次に図１(b) に示すように、０．６〜０．
８μｍのゲート電極が得られるように多結晶シリコン２
０とＰｔ膜３の不要部分を異方性エッチングにより除去
し、所望の位置にのみこれを残す。

【００１６】次に高誘電体膜としてＰＺＴ４をＣＶＤ
法，スパッタ法等で厚さ２５０オングストローム程度堆
積すると、Ｐｔ層３に接している領域４ａの結晶構造は
ペロブスカイト構造となり、それ以外のところはバイロ
クロア構造４ｂとなる。次いで厚さ２００〜２０００オ
ングストロームの多結晶Ｓｉ６を形成し、その後矢印７
のように全面にｎ型不純物として例えば砒素（Ａｓ）を
イオン注入し、多結晶Ｓｉ層６をｎ型にする。

【００１７】次にマスク８をゲート電極２の上方に形成
し、矢印９の方向からｐ型不純物として例えばボロン
（Ｂ）をイオン注入し、多結晶Ｓｉ層６中に、トランジ
スタのｎ型領域（チャネル領域）６ａとｐ型領域（ソー
ス・ドレイン領域）１０とを形成する。最後に、マスク
８を除去してシリコン酸化膜等の層間絶縁膜１２を形成
する（図１(e) ）。

【００１８】次に動作について説明する。ゲート電極２
の電位を負にするか否かによって、ｎ型のチャネル領域
６ａをｐ型に反転させたり、させなかったりして、ソー
ス・ドレイン領域１０間の導通・非導通によるスイッチ
ング動作を行うことができる。この時、ゲート電極２と
チャネル領域６ａ間のＰＺＴ４の領域４ａがペロブスカ
イト構造で高い誘電率（ε＝３００〜２０００）を持っ
ているため、オン時の反転の強度が従来の構造に比べて
強くなり、走行するキャリア数も増加するため、電流値
が従来より多くなる。また、ゲート以外の場所ではＰＺ
Ｔ４はバイロクロア構造をしており、誘電率がゲートの
部分より小さく（ε＝２０〜３０）、寄生容量が増える
ことがない。

【００１９】このように本実施例によれば、ゲート電極
２上に下地金属材料３を形成し、ＰＺＴ４を形成するよ
うにしたから、チャネル領域下方におけるＰＺＴの領域
４ａはペロブスカイト型結晶構造となって誘電率が高く
なり、オン時のチャネル領域６ａの反転強度が大きくな
り、キャリアの移動度が増大し、その結果、ゲート電流
が増大する。またチャネル領域６ａ以外の領域のＰＺＴ
４ｂはバイロクロア構造となり、ペロブスカイト構造に
比べ１／１０〜１／１００の誘電率であるため、寄生容
量の増加を抑えることができる。上記チャネル領域下方
におけるＰＺＴの領域４ａとチャネル領域６ａ以外の領
域のＰＺＴ４ｂとの誘電率の比としては、１／１０〜１
／２０程度が好ましい。

【００２０】なお、誘電率の異なる材料を組み合わせて
部分的に誘電率の異なるゲート絶縁膜を形成する方法も
考えられるが、このような方法ではマスク合わせ精度や
製造工程数等の点で不利となるのに対し、本発明では下
地金属を高い誘電率が要求される部分に設け、ゲート絶
縁膜を構成する材料の結晶構造を転位させることにより
行うため、容易に所望の場所に誘電率の高い領域を作製
することができ、製造工程が簡単であり、微細なゲート
電極を有する半導体装置に適用することもできる。

【００２１】なお上記実施例では、ＰＺＴ４を形成する
ための下地金属３にＰｔを用いたが、パラジウム（Ｐ
ｄ）等、ＰＺＴ４の結晶構造をペロブスカイト構造にす
る材料であれば他の材料を用いてもよい。

【００２２】また高誘電体膜を形成するためにＰＺＴを
用いたが、ＰＺ（ジルコン酸鉛），ＰＴ（チタン酸
鉛），ＰＬＺＴ（ジルコン酸チタン酸ランタン鉛），Ｂ
ＳＴ（チタン酸ストロンチウムバリウム），ＳＴ（チタ
ン酸ストロンチウム）等、ペロブスカイト型の結晶構造
となる誘電体膜であれば、他のものを用いてもよい。

【００２３】また上記実施例では、Ｐチャネルトランジ
スタの例を示したが、Ｎチャネルトランジスタの場合で
も同様の効果を奏する。

【００２４】

【発明の効果】以上のように、この発明によれば、ゲー
ト電極の上面に下地金属膜を設けたのち誘電体膜を形成
するようにしたので、チャネル領域下方において局部的
に高い誘電率を有するゲート絶縁膜を容易な製造方法で
得ることができるとともに、トランジスタのオン電流が
増大し、さらにゲート電極以外の領域のゲート絶縁膜で
はそれほど誘電率が高くないため、寄生容量の増加を抑
えることができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体装置およびそ
の製造方法を示す断面図である。

【図２】従来の半導体装置およびその製造方法を示す断
面図である。

【符号の説明】

１ＴＥＯＳ絶縁層２ゲート電極３下地金属材料４ＰＺＴ４ａバイロクロア構造領域４ｂペロブスカイト構造領域５ＴｉＮ膜６多結晶シリコンｎ型領域８レジストマスク１０多結晶シリコンｐ型領域１１ＴＥＯＳ酸化膜１２層間絶縁膜

Claims

【特許請求の範囲】

【請求項１】絶縁層上に形成されたゲート電極と、該
ゲート電極上にゲート絶縁膜を介して形成され、チャネ
ル領域及びソース・ドレイン領域を有する多結晶シリコ
ン膜とを備えた半導体装置において、上記ゲート絶縁膜は、上記チャネル領域下方において、上記ソース・ドレイン
領域下方に比べ高い誘電率を有する誘電体膜からなるこ
とを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、上記誘電体膜は、上記チャネル領域下方においてペロブ
スカイト型の結晶構造を有するものであることを特徴と
する半導体装置。
【請求項３】絶縁層上に形成されたゲート電極と、該
ゲート電極上にゲート絶縁膜を介して形成され、チャネ
ル領域及びソース・ドレイン領域を有する多結晶シリコ
ン膜とを備えた半導体装置を製造する方法において、上記絶縁層上に形成されたゲート電極の上面に下地金属
膜を形成する工程と、上記ゲート絶縁膜として誘電体膜を形成し、上記下地金
属と反応させて上記ゲート電極上の誘電体膜を、上記ソ
ース・ドレイン領域下方の誘電体膜よりも高い誘電率を
有する結晶構造にする工程とを含むことを特徴とする半
導体装置の製造方法。