JP2759472B2 - 高耐圧ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
高耐圧ｍｏｓ電界効果トランジスタの製造方法Info
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- JP2759472B2 JP2759472B2 JP1021819A JP2181989A JP2759472B2 JP 2759472 B2 JP2759472 B2 JP 2759472B2 JP 1021819 A JP1021819 A JP 1021819A JP 2181989 A JP2181989 A JP 2181989A JP 2759472 B2 JP2759472 B2 JP 2759472B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は高耐圧MOS電界効果トランジスタ（以下、M
OSFET）の製造方法、特にドリフトチャネルを有するMOS
FETの製造方法の改良に関する。
OSFET）の製造方法、特にドリフトチャネルを有するMOS
FETの製造方法の改良に関する。
＜従来の技術＞ 従来の高耐圧MOSFETとしては、例えば第２図（Ｃ）に
示すものが知られていた。
示すものが知られていた。
このものは、ｐ型のシリコン基板201にｎ型のソース2
03、ドレイン205を配設している。図中207はポリシリコ
ンのゲートである。209はゲート酸化膜である。また、2
11はフィールド酸化膜である。
03、ドレイン205を配設している。図中207はポリシリコ
ンのゲートである。209はゲート酸化膜である。また、2
11はフィールド酸化膜である。
ゲート207のエッジでソース203、ドレイン205との間
には、低濃度（n-）のドリフトチャネル213,215がそれ
ぞれ形成されている。これらのドリフトチャネル213,21
5はソース、ドレイン接合表面領域の電界集中によるな
だれ降伏が発生することを防止するためのものである。
には、低濃度（n-）のドリフトチャネル213,215がそれ
ぞれ形成されている。これらのドリフトチャネル213,21
5はソース、ドレイン接合表面領域の電界集中によるな
だれ降伏が発生することを防止するためのものである。
また、これらのドリフトチャネル213,215の上のゲー
ト酸化膜部分217,219はその膜厚がゲート直下部分209よ
りも厚く形成されている。
ト酸化膜部分217,219はその膜厚がゲート直下部分209よ
りも厚く形成されている。
なお、221はCVD酸化膜を、223,225はソース203,ドレ
イン205にコンタクトホール227,229を介して接続された
アルミニウム配線をそれぞれ示している。
イン205にコンタクトホール227,229を介して接続された
アルミニウム配線をそれぞれ示している。
この高耐圧MOSFETの製造方法は、以下の通りである。
まず、Si基板201に選択的にイオン注入してドリフト
チャネル用低濃度層213,215を形成する。次に、基板201
上に熱酸化膜（SiO2）231を薄く成長させる。そして、
この熱酸化膜231上にSiN膜233を被着、パターニングす
る。さらに、このSiN膜233をマスクとして熱酸化でフィ
ールド酸化膜（SiO2膜）211、および、ドリフトチャネ
ル213,215の上のゲート酸化膜部分217,219を形成する。
この状態を第２図（Ａ）に示している。
チャネル用低濃度層213,215を形成する。次に、基板201
上に熱酸化膜（SiO2）231を薄く成長させる。そして、
この熱酸化膜231上にSiN膜233を被着、パターニングす
る。さらに、このSiN膜233をマスクとして熱酸化でフィ
ールド酸化膜（SiO2膜）211、および、ドリフトチャネ
ル213,215の上のゲート酸化膜部分217,219を形成する。
この状態を第２図（Ａ）に示している。
次いで、このSiN膜233を除去した後、酸化膜（211,23
1,217,219）上にポリシリコン膜を被着し、所定のマス
クプロセスによりポリシリコンゲート207を形成する。
そして、このポリシリコンゲート207をマスクとしてｎ
型不純物をイオン注入する。この結果、ｐ型基板201に
ゲート207を挟んでソース203、ドレイン205がそれぞれ
形成されることとなる。第２図（Ｂ）にこの状態を示し
ている。
1,217,219）上にポリシリコン膜を被着し、所定のマス
クプロセスによりポリシリコンゲート207を形成する。
そして、このポリシリコンゲート207をマスクとしてｎ
型不純物をイオン注入する。この結果、ｐ型基板201に
ゲート207を挟んでソース203、ドレイン205がそれぞれ
形成されることとなる。第２図（Ｂ）にこの状態を示し
ている。
さらに、この上からCVD膜221を被着する。そして、ソ
ース203、ドレイン205に対応してこのCDV膜221にコンタ
クトホール227,229を形成する。その後、スパッタリン
グによってCVD膜221上にアルミニウムを堆積させ、所定
のエッチングプロセスを経てアルミニウム配線223,225
を形成する。第２図（Ｃ）はこの状態を示している。
ース203、ドレイン205に対応してこのCDV膜221にコンタ
クトホール227,229を形成する。その後、スパッタリン
グによってCVD膜221上にアルミニウムを堆積させ、所定
のエッチングプロセスを経てアルミニウム配線223,225
を形成する。第２図（Ｃ）はこの状態を示している。
＜発明が解決しようとする課題＞ しかしながら、このような従来の高耐圧MOS電界効果
トランジスタの製造方法により製造された高耐圧MOS電
界効果トランジスタにあっては、ゲート両端にドリフト
チャネルを形成するため、素子寸法が大きくなってしま
うという問題点があった。また、アルミスパイクの防止
のために配線用コンタクトホールはソース、ドレイン領
域に正確に形成しなければならず、そのマスクアライメ
ント精度を高めなければならないという問題点があっ
た。そして、コンタクトホールとフィールド酸化膜との
間にはアルミスパイク防止用の所定の間隔が必要なた
め、素子寸法が大きくなってしまうという問題点もあっ
た。
トランジスタの製造方法により製造された高耐圧MOS電
界効果トランジスタにあっては、ゲート両端にドリフト
チャネルを形成するため、素子寸法が大きくなってしま
うという問題点があった。また、アルミスパイクの防止
のために配線用コンタクトホールはソース、ドレイン領
域に正確に形成しなければならず、そのマスクアライメ
ント精度を高めなければならないという問題点があっ
た。そして、コンタクトホールとフィールド酸化膜との
間にはアルミスパイク防止用の所定の間隔が必要なた
め、素子寸法が大きくなってしまうという問題点もあっ
た。
そこで、この発明は、アルミニウム配線とソース・ド
レイン領域とをバッファメタルを介して接続することに
より、素子寸法が縮小され、アライメント精度を下げる
ことのできる高耐圧MOS電界効果トランジスタについ
て、その製造方法を供するものである。
レイン領域とをバッファメタルを介して接続することに
より、素子寸法が縮小され、アライメント精度を下げる
ことのできる高耐圧MOS電界効果トランジスタについ
て、その製造方法を供するものである。
＜課題を解決するための手段＞ この発明に係る高耐圧MOS電界効果トランジスタの製
造方法は、シリコン基板上にゲート絶縁膜を形成する工
程と、シリコン基板にソースおよびドレインを形成する
工程と、これらのシリコン基板およびゲート絶縁膜の表
面全面にポリシリコン膜を被着する工程と、このポリシ
リコン膜にパターニングを施すことにより、ポリシリコ
ンのゲート電極および上記ソース、ドレインにそれぞれ
接続されたバッファメタル層を形成する工程と、このポ
リシリコン膜をマスクとし、シリコン基板に不純物のイ
オン注入を行うことにより、ゲート電極のエッジ下方の
シリコン基板にドリフトチャネル層を形成する工程と、
このドリフトチャネル層の各表面上に厚膜の絶縁層を形
成する工程と、上記各バッファメタル層にアルミニウム
配線をそれぞれ接続する工程とを含む高耐圧MOS電界効
果トランジスタの製造方法である。
造方法は、シリコン基板上にゲート絶縁膜を形成する工
程と、シリコン基板にソースおよびドレインを形成する
工程と、これらのシリコン基板およびゲート絶縁膜の表
面全面にポリシリコン膜を被着する工程と、このポリシ
リコン膜にパターニングを施すことにより、ポリシリコ
ンのゲート電極および上記ソース、ドレインにそれぞれ
接続されたバッファメタル層を形成する工程と、このポ
リシリコン膜をマスクとし、シリコン基板に不純物のイ
オン注入を行うことにより、ゲート電極のエッジ下方の
シリコン基板にドリフトチャネル層を形成する工程と、
このドリフトチャネル層の各表面上に厚膜の絶縁層を形
成する工程と、上記各バッファメタル層にアルミニウム
配線をそれぞれ接続する工程とを含む高耐圧MOS電界効
果トランジスタの製造方法である。
＜作用＞ この発明に係る高耐圧MOS電界効果トランジスタの製
造方法により製造された高耐圧MOS電界効果トランジス
タは、バッファメタルを介してアルミニウム配線をソー
ス・ドレイン電極と接続している。このため、アルミス
パイクは生じない。また、バッファメタルはソース、ド
レイン電極よりもチャネル方向に対して長く形成するこ
ともできる。よって、コンタクトホール形成時のマスク
アライメント精度は低くすることができる。この結果、
素子寸法を小さくすることができる。
造方法により製造された高耐圧MOS電界効果トランジス
タは、バッファメタルを介してアルミニウム配線をソー
ス・ドレイン電極と接続している。このため、アルミス
パイクは生じない。また、バッファメタルはソース、ド
レイン電極よりもチャネル方向に対して長く形成するこ
ともできる。よって、コンタクトホール形成時のマスク
アライメント精度は低くすることができる。この結果、
素子寸法を小さくすることができる。
＜実施例＞ 以下、この発明の実施例を図面に基づいて説明する。
第１図（Ａ）〜（Ｃ）はこの発明に係る高耐圧MOSFET
の製造方法の一実施例を示すものでその各製造工程にお
ける縦断面図である。
の製造方法の一実施例を示すものでその各製造工程にお
ける縦断面図である。
第１図（Ｃ）にはこの発明の一実施例に係るMOSFETの
構造が示されている。
構造が示されている。
この図において、ｐ型のシリコン基板101にｎ型のソ
ース103、ドレイン105を配設している。107はポリシリ
コンのゲートでソース103・ドレイン105間に配設してあ
る。このゲート107直下の基板101上にはゲート酸化膜10
9が薄く形成されている。また、111はLOCOS法によるフ
ィールド酸化膜である。
ース103、ドレイン105を配設している。107はポリシリ
コンのゲートでソース103・ドレイン105間に配設してあ
る。このゲート107直下の基板101上にはゲート酸化膜10
9が薄く形成されている。また、111はLOCOS法によるフ
ィールド酸化膜である。
このポリシリコンゲート107のエッジ（端部）の下方
でソース103、ドレイン105との間の基板101表面には低
濃度（n-）のドリフトチャネル113,115がそれぞれ形成
されている。これらのドリフトチャネル113,115は、こ
れらのソース・ドレイン電極103、105の不純物濃度より
も低濃度に形成されており、ソース、ドレイン接合表面
領域の電界集中によるなだれ降伏の発生を防止するもの
である。
でソース103、ドレイン105との間の基板101表面には低
濃度（n-）のドリフトチャネル113,115がそれぞれ形成
されている。これらのドリフトチャネル113,115は、こ
れらのソース・ドレイン電極103、105の不純物濃度より
も低濃度に形成されており、ソース、ドレイン接合表面
領域の電界集中によるなだれ降伏の発生を防止するもの
である。
また、これらのドリフトチャネル（LDD）113,115の上
のゲート酸化膜部分117,119はその膜厚がゲート直下部
分109よりも厚く形成されている。
のゲート酸化膜部分117,119はその膜厚がゲート直下部
分109よりも厚く形成されている。
131、133は、これらのソース103、ドレイン105上に被
着、形成されたポリシリコンのバッファメタルである。
着、形成されたポリシリコンのバッファメタルである。
なお、121はCVD酸化膜を示している。このCVD酸化膜1
21はこれらのバッファメタル131、133およびゲート107
を被覆している。また、123、125は、CVD酸化膜121に形
成されたコンタクトホール127、129を介してそれぞれバ
ッファメタル131、133に接続されたアルミニウム配線を
示している。したがって、アルミニウム配線123、125は
これらのバッファメタル131、133をそれぞれ介して上記
ソース103、ドレイン105にそれぞれ接続されている。
21はこれらのバッファメタル131、133およびゲート107
を被覆している。また、123、125は、CVD酸化膜121に形
成されたコンタクトホール127、129を介してそれぞれバ
ッファメタル131、133に接続されたアルミニウム配線を
示している。したがって、アルミニウム配線123、125は
これらのバッファメタル131、133をそれぞれ介して上記
ソース103、ドレイン105にそれぞれ接続されている。
以下、一実施例の作用について説明する。
まず、ｐ型のシリコン基板101上に熱酸化膜（SiO
2膜）102を所定の厚さに生成する。次に、この熱酸化膜
102上にSiN膜（図示していない）を被着、所定のパター
ニングを施してLOCOS領域の熱酸化膜の表面を露出させ
る。そして、そのSiN膜をマスクとして熱酸化法によっ
てLOCOS酸化膜（フィールドSiO2）111を形成する。そし
て、SiN膜を除去した後、ゲート酸化膜109を形成する。
したがって、基板101のソース・ドレイン形成予定領域
の表面は露出されている。第１図（Ａ）はこの状態を示
している。
2膜）102を所定の厚さに生成する。次に、この熱酸化膜
102上にSiN膜（図示していない）を被着、所定のパター
ニングを施してLOCOS領域の熱酸化膜の表面を露出させ
る。そして、そのSiN膜をマスクとして熱酸化法によっ
てLOCOS酸化膜（フィールドSiO2）111を形成する。そし
て、SiN膜を除去した後、ゲート酸化膜109を形成する。
したがって、基板101のソース・ドレイン形成予定領域
の表面は露出されている。第１図（Ａ）はこの状態を示
している。
次に、例えばイオン注入法等によってｎ型の不純物を
ソース・ドレイン形成予定領域に注入して高濃度のソー
ス103、ドレイン105を形成する。さらに、これらの基板
101および酸化膜109の表面全面にポリシリコンを所定の
厚さに被着する。そして、マスクプロセスにより、この
ポリシリコン膜に所定のパターニングを施してポリシリ
コンゲート107、およびソース、ドレインにそれぞれ対
応したバッファメタル層131、133を形成する。なお、こ
れらのバッファメタル層131、133はソース103、ドレイ
ン105にそれぞれ接続されている。
ソース・ドレイン形成予定領域に注入して高濃度のソー
ス103、ドレイン105を形成する。さらに、これらの基板
101および酸化膜109の表面全面にポリシリコンを所定の
厚さに被着する。そして、マスクプロセスにより、この
ポリシリコン膜に所定のパターニングを施してポリシリ
コンゲート107、およびソース、ドレインにそれぞれ対
応したバッファメタル層131、133を形成する。なお、こ
れらのバッファメタル層131、133はソース103、ドレイ
ン105にそれぞれ接続されている。
また、これらのポリシリコン（ゲート107、バッファ
メタル131、133）をマスクとし、SiO2膜109を介してSi
基板101にｎ型不純物のイオン注入を行う（第１図
（Ｂ））。ポリシリコン層のセルフアラインによりゲー
ト107のエッジ下方の基板101にドリフトチャネル用低濃
度不純物層113、115を形成するものである。と同時にそ
のドリフトチャネル113、115の各表面上に厚膜のSiO2層
117,119を形成する。
メタル131、133）をマスクとし、SiO2膜109を介してSi
基板101にｎ型不純物のイオン注入を行う（第１図
（Ｂ））。ポリシリコン層のセルフアラインによりゲー
ト107のエッジ下方の基板101にドリフトチャネル用低濃
度不純物層113、115を形成するものである。と同時にそ
のドリフトチャネル113、115の各表面上に厚膜のSiO2層
117,119を形成する。
次に、これらのポリシリコン膜（107、131、133）上
にCVD膜121を被着する。そして、このCVD膜121にコンタ
クトホール127、129を形成する。さらに、このCVD膜121
上に配線用金属としてのアルミニウムをスパッタリング
する。その後、エッチングによりアルミニウム配線12
3、125を形成する。この結果、ポリシリコンのバッファ
メタル131、133とアルミニウム配線123、125とは接続、
結線される。第１図（Ｃ）にこの状態を示している。な
お、バッファメタルとしてはこの他にもモリブデン、タ
ングステン等の金属がある。
にCVD膜121を被着する。そして、このCVD膜121にコンタ
クトホール127、129を形成する。さらに、このCVD膜121
上に配線用金属としてのアルミニウムをスパッタリング
する。その後、エッチングによりアルミニウム配線12
3、125を形成する。この結果、ポリシリコンのバッファ
メタル131、133とアルミニウム配線123、125とは接続、
結線される。第１図（Ｃ）にこの状態を示している。な
お、バッファメタルとしてはこの他にもモリブデン、タ
ングステン等の金属がある。
＜効果＞ 以上説明してきたように、この発明によれば、ゲート
形成と同時にバッファメタル層を形成することができ、
工程数を減少することができる。
形成と同時にバッファメタル層を形成することができ、
工程数を減少することができる。
また、この発明により製造した高耐圧MOSFETでは、素
子の寸法を縮小することができる。また、ベリッド（埋
め込み）コンタクトソース・ドレインとしたため、アロ
イスパイクがなく、高耐圧素子として接合破壊に強い。
また、マスクアライメント精度を低くすることができ
る。さらに、コンタクトホールとLOCOS間の距離を０と
することができ、集積化に好適なものとなる。
子の寸法を縮小することができる。また、ベリッド（埋
め込み）コンタクトソース・ドレインとしたため、アロ
イスパイクがなく、高耐圧素子として接合破壊に強い。
また、マスクアライメント精度を低くすることができ
る。さらに、コンタクトホールとLOCOS間の距離を０と
することができ、集積化に好適なものとなる。
第１図（Ａ）〜（Ｃ）はこの発明の一実施例に係る高耐
圧MOS電界効果トランジスタの製造方法の各製造工程に
おける縦断面図、第２図（Ａ）〜（Ｃ）は従来の高耐圧
MOS電界効果トランジスタの各製造工程における縦断面
図である。 101……基板、 103……ソース、 105……ドレイン、 107……ゲート、 113、115……ドリフトチャネル、 123、125……アルミニウム配線、 131、133……バッファメタル。
圧MOS電界効果トランジスタの製造方法の各製造工程に
おける縦断面図、第２図（Ａ）〜（Ｃ）は従来の高耐圧
MOS電界効果トランジスタの各製造工程における縦断面
図である。 101……基板、 103……ソース、 105……ドレイン、 107……ゲート、 113、115……ドリフトチャネル、 123、125……アルミニウム配線、 131、133……バッファメタル。
Claims (1)
- 【請求項１】シリコン基板上にゲート絶縁膜を形成する
工程と、 シリコン基板にソースおよびドレインを形成する工程
と、 これらのシリコン基板およびゲート絶縁膜の表面全面に
ポリシリコン膜を被着する工程と、 このポリシリコン膜にパターニングを施すことにより、
ポリシリコンのゲート電極および上記ソース、ドレイン
にそれぞれ接続されたバッファメタル層を形成する工程
と、 このポリシリコン膜をマスクとし、シリコン基板に不純
物のイオン注入を行うことにより、ゲート電極のエッジ
下方のシリコン基板にドリフトチャネル層を形成する工
程と、 このドリフトチャネル層の各表面上に厚膜の絶縁層を形
成する工程と、 上記各バッファメタル層にアルミニウム配線をそれぞれ
接続する工程とを含む高耐圧MOS電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021819A JP2759472B2 (ja) | 1989-01-30 | 1989-01-30 | 高耐圧ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021819A JP2759472B2 (ja) | 1989-01-30 | 1989-01-30 | 高耐圧ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02201932A JPH02201932A (ja) | 1990-08-10 |
| JP2759472B2 true JP2759472B2 (ja) | 1998-05-28 |
Family
ID=12065668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021819A Expired - Lifetime JP2759472B2 (ja) | 1989-01-30 | 1989-01-30 | 高耐圧ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759472B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102478A (ja) * | 1991-10-09 | 1993-04-23 | Nec Corp | 半導体装置 |
| KR100310707B1 (ko) * | 1998-12-02 | 2002-09-17 | 삼성전자 주식회사 | 박막 트랜지스터 액정표시장치 및 그의 제조방법 |
| JP4657356B2 (ja) * | 2009-07-21 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125175A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | Ｍｉｓ型半導体集積回路装置及びその製造方法 |
| JPS63299275A (ja) * | 1987-05-29 | 1988-12-06 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓ半導体装置の製法 |
-
1989
- 1989-01-30 JP JP1021819A patent/JP2759472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02201932A (ja) | 1990-08-10 |
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