JPH10321843A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10321843A JPH10321843A JP12738597A JP12738597A JPH10321843A JP H10321843 A JPH10321843 A JP H10321843A JP 12738597 A JP12738597 A JP 12738597A JP 12738597 A JP12738597 A JP 12738597A JP H10321843 A JPH10321843 A JP H10321843A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- substrate
- type semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ゲートとドレインとの間の距離の精度が高
く、従って耐電圧のばらつきが小さい半導体装置と、そ
の製造方法を提供すること。 【解決手段】 基板１に最初に適用するフォトレジスト
膜３に対し、アライメントマーク形成用の窓４と、ソー
ス形成用の窓５、ドレイン形成用の窓６とをあけるパタ
ーニングを行って、基板１にアライメントマーク１１
と、ソース（ｎ+ 領域）７、ドレイン（ｎ+ 領域）８と
を形成し、その後に重ねて形成させるフォトレジスト膜
１８に対し、アライメントマーク１１を基準にしてゲー
ト形成用の窓１９をあけるパターニングを行って、基板
１にゲート（ｐ +領域）２０を形成させる。
く、従って耐電圧のばらつきが小さい半導体装置と、そ
の製造方法を提供すること。 【解決手段】 基板１に最初に適用するフォトレジスト
膜３に対し、アライメントマーク形成用の窓４と、ソー
ス形成用の窓５、ドレイン形成用の窓６とをあけるパタ
ーニングを行って、基板１にアライメントマーク１１
と、ソース（ｎ+ 領域）７、ドレイン（ｎ+ 領域）８と
を形成し、その後に重ねて形成させるフォトレジスト膜
１８に対し、アライメントマーク１１を基準にしてゲー
ト形成用の窓１９をあけるパターニングを行って、基板
１にゲート（ｐ +領域）２０を形成させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関するものであり、更に詳しくは、耐電圧
のばらつきの小さい半導体装置とその製造方法に関する
ものである。
の製造方法に関するものであり、更に詳しくは、耐電圧
のばらつきの小さい半導体装置とその製造方法に関する
ものである。
【０００２】
【従来の技術】半導体装置において、基板内の定められ
た位置にｎ型半導体領域とｐ型半導体領域とを形成させ
る場合、ｎ型半導体領域については、基板に塗布したレ
ジスト膜に対して、マスクを共に露光してｎ型半導体領
域を形成させる位置に窓をあけ、窓を通して拡散、イオ
ン注入などによってｎ型不純物をドーピングすることが
行われる。ｐ型半導体領域についても同様な操作が繰り
返されるが、それぞれの場合において、フォトレジスト
膜に窓をあける位置の決定はあらかじめ定められたアラ
イメントマークを基準にして行われている。
た位置にｎ型半導体領域とｐ型半導体領域とを形成させ
る場合、ｎ型半導体領域については、基板に塗布したレ
ジスト膜に対して、マスクを共に露光してｎ型半導体領
域を形成させる位置に窓をあけ、窓を通して拡散、イオ
ン注入などによってｎ型不純物をドーピングすることが
行われる。ｐ型半導体領域についても同様な操作が繰り
返されるが、それぞれの場合において、フォトレジスト
膜に窓をあける位置の決定はあらかじめ定められたアラ
イメントマークを基準にして行われている。
【０００３】例えばｐｎ接合型電界効果トランジスタ
（ＪＦＥＴ）を製造する場合も、従来は全く同様な操作
が行われており、ｎ型半導体からなり電子の多いソース
（ｎ+領域）とドレイン（ｎ+ 領域）を形成させるため
のｎ型不純物のドーピングと、ｐ型半導体からなり正孔
の多いゲート（ｐ+ 領域）を形成させるためのｐ型不純
物のドーピングとが行われるが、図９はその工程の要点
を示す図である。
（ＪＦＥＴ）を製造する場合も、従来は全く同様な操作
が行われており、ｎ型半導体からなり電子の多いソース
（ｎ+領域）とドレイン（ｎ+ 領域）を形成させるため
のｎ型不純物のドーピングと、ｐ型半導体からなり正孔
の多いゲート（ｐ+ 領域）を形成させるためのｐ型不純
物のドーピングとが行われるが、図９はその工程の要点
を示す図である。
【０００４】図９のＡは、アライメントマーク５１を形
成させた後、窒化シリコン膜（以降、ＳｉＮ膜と略す）
２を形成させたガリウム砒素（ＧａＡｓ）の化合物半導
体からなる基板１の部分断面図である。
成させた後、窒化シリコン膜（以降、ＳｉＮ膜と略す）
２を形成させたガリウム砒素（ＧａＡｓ）の化合物半導
体からなる基板１の部分断面図である。
【０００５】図９のＢは、図９のＡにフォトレジスト膜
６２を形成させ、アライメントマーク５１を基準にして
所定の位置にソース形成用の窓６５とドレイン形成用の
窓６６をあけた後、破線で示すようにｎ型不純物として
のＳｉ（シリコン）をイオン注入して、ソース（ｎ+ 領
域）６７とドレイン（ｎ+ 領域）６８を形成させた状態
を示す。
６２を形成させ、アライメントマーク５１を基準にして
所定の位置にソース形成用の窓６５とドレイン形成用の
窓６６をあけた後、破線で示すようにｎ型不純物として
のＳｉ（シリコン）をイオン注入して、ソース（ｎ+ 領
域）６７とドレイン（ｎ+ 領域）６８を形成させた状態
を示す。
【０００６】図９のＣは、フォトレジスト膜６２を剥が
して新しくフォトレジスト膜７２を形成させ、アライメ
ントマーク５１を基準にして所定の位置にゲート形成用
の窓７９をあけた状態を示す。この後、窓７９からｐ型
不純物を注入してゲートを形成させる。
して新しくフォトレジスト膜７２を形成させ、アライメ
ントマーク５１を基準にして所定の位置にゲート形成用
の窓７９をあけた状態を示す。この後、窓７９からｐ型
不純物を注入してゲートを形成させる。
【０００７】
【発明が解決しようとする課題】上記の方法では、同じ
アライメントマーク５１を用いて、フォトレジスト膜６
２にソース形成用の窓６５とドレイン形成用の窓６６を
あける時に発生するアライメントマーク５１からの位置
ずれと、フォトレジスト膜７２にゲート形成用の窓７９
をあける時に発生するアライメントマーク５１からの位
置ずれとがある。この位置ずれは露光装置に由来する本
質的なものであり避け得ないが、従来の方法では上述の
ように位置ずれを発生する機会が２回あるので、形成さ
れるゲートＧとドレインＤとの間の距離が変動し、ゲー
ト・ドレイン耐電圧のばらつきを招いており、製品の歩
留まりを低下させている。
アライメントマーク５１を用いて、フォトレジスト膜６
２にソース形成用の窓６５とドレイン形成用の窓６６を
あける時に発生するアライメントマーク５１からの位置
ずれと、フォトレジスト膜７２にゲート形成用の窓７９
をあける時に発生するアライメントマーク５１からの位
置ずれとがある。この位置ずれは露光装置に由来する本
質的なものであり避け得ないが、従来の方法では上述の
ように位置ずれを発生する機会が２回あるので、形成さ
れるゲートＧとドレインＤとの間の距離が変動し、ゲー
ト・ドレイン耐電圧のばらつきを招いており、製品の歩
留まりを低下させている。
【０００８】すなわち、図１０は図９で示すようにして
形成されるソースＳ、ドレインＤとゲートＧとの位置関
係を示す平面図である。ゲートＧの長さＬg は１μｍ以
下で、現状では約０．５μｍとなっている。また、ゲー
トＧとドレインＤとの間の距離Ｌgd、 ゲートＧとソース
Ｓとの間の距離Ｌgsも同様の寸法に形成されている。ド
レインＤとソースＳとはフォトリソグラフィによって同
時に露光して基板上に形成されるので、ソースＳとドレ
インＤとの間の距離、すなわちＬgs＋Ｌg ＋Ｌgd一定に
なる。しかし、ゲートＧは別に露光されるので、Ｌgsや
Ｌgdは一定になりにくく、その精度は露光装置（一般的
にはステッパー）の重ね合わせ精度（例えば３σで約
０．１３μｍとされている）によって決まってしまう。
形成されるソースＳ、ドレインＤとゲートＧとの位置関
係を示す平面図である。ゲートＧの長さＬg は１μｍ以
下で、現状では約０．５μｍとなっている。また、ゲー
トＧとドレインＤとの間の距離Ｌgd、 ゲートＧとソース
Ｓとの間の距離Ｌgsも同様の寸法に形成されている。ド
レインＤとソースＳとはフォトリソグラフィによって同
時に露光して基板上に形成されるので、ソースＳとドレ
インＤとの間の距離、すなわちＬgs＋Ｌg ＋Ｌgd一定に
なる。しかし、ゲートＧは別に露光されるので、Ｌgsや
Ｌgdは一定になりにくく、その精度は露光装置（一般的
にはステッパー）の重ね合わせ精度（例えば３σで約
０．１３μｍとされている）によって決まってしまう。
【０００９】従って、Ｌgs＝０．５μｍ、Ｌg ＝０．５
μｍ、Ｌgd＝０．５μｍと設計されている場合に、ゲー
トＧがドレインＤ方向に０．１３μｍの位置ずれを生じ
ると、Ｌgs＝０．６３μｍ、Ｌgd＝０．３７μｍとな
り、Ｌgdは２６％短くなる。
μｍ、Ｌgd＝０．５μｍと設計されている場合に、ゲー
トＧがドレインＤ方向に０．１３μｍの位置ずれを生じ
ると、Ｌgs＝０．６３μｍ、Ｌgd＝０．３７μｍとな
り、Ｌgdは２６％短くなる。
【００１０】図１１はゲート・ドレイン間の耐電圧ＢＶ
dgはＬgdの大きさと関係があり、Ｌgdの大きさの変動は
ＢＶdgの変動となることを示している。また、Ｌgdが変
動すると同時にＬgsも変動するが、Ｌgsの変動はドレイ
ン特性の一つである立上がり抵抗Ｒonを変動させること
が知られている。
dgはＬgdの大きさと関係があり、Ｌgdの大きさの変動は
ＢＶdgの変動となることを示している。また、Ｌgdが変
動すると同時にＬgsも変動するが、Ｌgsの変動はドレイ
ン特性の一つである立上がり抵抗Ｒonを変動させること
が知られている。
【００１１】Ｒon＝vd／id ここにおいて、vd：ドレイン電圧、id：ドレイン電流で
ある。
ある。
【００１２】本発明は上述の問題に鑑みてなされ、ゲー
トとドレインとの間隔、すなわち、ｐ型半導体領域とｎ
型半導体領域との間隔が精度高く維持され、耐電圧のば
らつきが小さい半導体装置およびその製造方法を提供す
ることを課題とする。
トとドレインとの間隔、すなわち、ｐ型半導体領域とｎ
型半導体領域との間隔が精度高く維持され、耐電圧のば
らつきが小さい半導体装置およびその製造方法を提供す
ることを課題とする。
【００１３】
【課題を解決するための手段】上記の課題は請求項１、
または請求項６の構成によって解決されるが、その解決
手段を説明すれば、基板に適用する第１フォトレジスト
膜に対し、重ね合わせの基準となるアライメントマーク
の形成位置と、ソースおよびドレインの形成位置とを同
時にパターニングして、基板にアライメントマークと、
ｎ型半導体またはｐ型半導体であるソースおよびドレイ
ンを形成させる。その後に適用する第２フォトレジスト
膜に対し、形成されているアライメントマークを基準に
重ね合わせの位置決めを行ない、ドレイン電流を制御す
るための、ソースおよびドレインとは逆極性のゲートの
形成位置、またはショットキー接合金属電極の形成位置
をパターニングして、基板にゲートまたはショットキー
接合金属電極を形成させる。
または請求項６の構成によって解決されるが、その解決
手段を説明すれば、基板に適用する第１フォトレジスト
膜に対し、重ね合わせの基準となるアライメントマーク
の形成位置と、ソースおよびドレインの形成位置とを同
時にパターニングして、基板にアライメントマークと、
ｎ型半導体またはｐ型半導体であるソースおよびドレイ
ンを形成させる。その後に適用する第２フォトレジスト
膜に対し、形成されているアライメントマークを基準に
重ね合わせの位置決めを行ない、ドレイン電流を制御す
るための、ソースおよびドレインとは逆極性のゲートの
形成位置、またはショットキー接合金属電極の形成位置
をパターニングして、基板にゲートまたはショットキー
接合金属電極を形成させる。
【００１４】または、上記とは、ソースおよびドレイン
の形成と、ゲートまたはショットキー接合金属電極の形
成との順序を逆にし、第１フォトレジスト膜に対して、
重ね合わせの基準となるアライメントマークの形成位置
と、ゲートまたはショットキー接合金属の形成位置を同
時にパターニングして、基板にアライメントマークと、
ゲートまたはショットキー接合金属電極を形成させる。
その後に適用する第２フォトレジスト膜に対して、形成
されているアライメントマークを基準に重ね合わせの位
置決めを行ない、ソースおよびドレインの形成位置をパ
ターニングして、基板にソースおよびドレインを形成さ
せる。
の形成と、ゲートまたはショットキー接合金属電極の形
成との順序を逆にし、第１フォトレジスト膜に対して、
重ね合わせの基準となるアライメントマークの形成位置
と、ゲートまたはショットキー接合金属の形成位置を同
時にパターニングして、基板にアライメントマークと、
ゲートまたはショットキー接合金属電極を形成させる。
その後に適用する第２フォトレジスト膜に対して、形成
されているアライメントマークを基準に重ね合わせの位
置決めを行ない、ソースおよびドレインの形成位置をパ
ターニングして、基板にソースおよびドレインを形成さ
せる。
【００１５】このようにして製造される半導体装置は、
ゲートとドレインとの間の距離が精度高く維持されるの
で、耐電圧のばらつきも小さい。
ゲートとドレインとの間の距離が精度高く維持されるの
で、耐電圧のばらつきも小さい。
【００１６】
【発明の実施の形態】本発明の半導体装置の一例を挙げ
れば、第１フォトレジスト膜において、ソースおよびド
レインの形成位置とアライメントマークの形成位置を同
時にパターニングするので、少なくとも、アライメント
マークと、ソースおよびドレインとの間の、露光装置の
合わせ精度に由来する位置ずれは発生する余地がなく、
第２フォトレジスト膜においては、形成されているアラ
イメントマークを基準にしてゲートの形成位置をパター
ニングしているにしても、製造される半導体装置の、ゲ
ートと、ソースおよびドレインとの重ね合わせ精度、す
なわち、ゲートとドレイインとの間の距離の精度は高
く、耐電圧のばらつきは小さい。
れば、第１フォトレジスト膜において、ソースおよびド
レインの形成位置とアライメントマークの形成位置を同
時にパターニングするので、少なくとも、アライメント
マークと、ソースおよびドレインとの間の、露光装置の
合わせ精度に由来する位置ずれは発生する余地がなく、
第２フォトレジスト膜においては、形成されているアラ
イメントマークを基準にしてゲートの形成位置をパター
ニングしているにしても、製造される半導体装置の、ゲ
ートと、ソースおよびドレインとの重ね合わせ精度、す
なわち、ゲートとドレイインとの間の距離の精度は高
く、耐電圧のばらつきは小さい。
【００１７】また、耐電圧のばらつきが小さい半導体装
置に短チャンネル効果抑制層を形成させることにより、
またソース、ドレイン、ゲートにおけるｐ型半導体また
はｎ型半導体を形成させるための不純物のイオン注入を
極薄の絶縁膜越しに行ない、注入するイオン濃度のピー
クが表面側にくるようにすることにより、得られる半導
体装置の電気特性は更に向上したものとなる。
置に短チャンネル効果抑制層を形成させることにより、
またソース、ドレイン、ゲートにおけるｐ型半導体また
はｎ型半導体を形成させるための不純物のイオン注入を
極薄の絶縁膜越しに行ない、注入するイオン濃度のピー
クが表面側にくるようにすることにより、得られる半導
体装置の電気特性は更に向上したものとなる。
【００１８】
【実施例】以下、実施例によって本発明の半導体装置お
よびその製造方法を具体的に説明する。
よびその製造方法を具体的に説明する。
【００１９】（実施例１）本発明の半導体装置の一例で
あるガリウム砒素（ＧａＡｓ）基板に形成されたｐｎ接
合型電界効果トランジスタ（ＪＦＥＴ）を製造するプロ
セス工程を図１ないし図４を参照して説明する。
あるガリウム砒素（ＧａＡｓ）基板に形成されたｐｎ接
合型電界効果トランジスタ（ＪＦＥＴ）を製造するプロ
セス工程を図１ないし図４を参照して説明する。
【００２０】図１のＡに示すように、先ずＧａＡｓ基板
１に絶縁性の窒化シリコン（ＳｉＮ）膜２を数百Åの厚
さに堆積させる。不純物のイオン注入はこのＳｉＮ膜２
越しに行なわれる。ＳｉＮ膜２は注入するイオン濃度ピ
ークを表面側に持ってくるためのものである。
１に絶縁性の窒化シリコン（ＳｉＮ）膜２を数百Åの厚
さに堆積させる。不純物のイオン注入はこのＳｉＮ膜２
越しに行なわれる。ＳｉＮ膜２は注入するイオン濃度ピ
ークを表面側に持ってくるためのものである。
【００２１】次いで図１のＢに示すように、第１フォト
レジスト膜としてのフォトレジスト膜３を形成させて、
フォトリソグラフィ技術によりアライメントマーク形成
用の窓４とソース形成用の窓５、ドレイン形成用の窓６
とをあけるパターニングを行なう。 図１のＣで、例え
ばＳｉ（シリコン）をＳｉＮ膜２越しにイオン注入し
て、オーミックコンタクトを取るためのソース（ｎ+ 領
域）７とドレイン（ｎ+領域）８を形成させる。
レジスト膜としてのフォトレジスト膜３を形成させて、
フォトリソグラフィ技術によりアライメントマーク形成
用の窓４とソース形成用の窓５、ドレイン形成用の窓６
とをあけるパターニングを行なう。 図１のＣで、例え
ばＳｉ（シリコン）をＳｉＮ膜２越しにイオン注入し
て、オーミックコンタクトを取るためのソース（ｎ+ 領
域）７とドレイン（ｎ+領域）８を形成させる。
【００２２】図２のＡで、フォトレジスト膜３をキュア
リングした後、その上へフォトレジスト膜９を形成さ
せ、フォトリソグラフィ技術によって、アライメントマ
ーク形成用の窓４より大きい外径の窓１０をあけるパタ
ーニングを行なう。この時、窓４を形成させたフォトフ
ォトレジスト膜３が露光されないようにしておくことに
より、窓１０の外径を大にし得る。また窓１０が窓４と
重なり合わないようにする。何れも後述のアライメント
マーク１１の形成精度を高めるためである。
リングした後、その上へフォトレジスト膜９を形成さ
せ、フォトリソグラフィ技術によって、アライメントマ
ーク形成用の窓４より大きい外径の窓１０をあけるパタ
ーニングを行なう。この時、窓４を形成させたフォトフ
ォトレジスト膜３が露光されないようにしておくことに
より、窓１０の外径を大にし得る。また窓１０が窓４と
重なり合わないようにする。何れも後述のアライメント
マーク１１の形成精度を高めるためである。
【００２３】図２のＢで、アライメントマーク用の窓４
におけるＳｉＮ膜２をエッチングする。
におけるＳｉＮ膜２をエッチングする。
【００２４】図２のＢからフォトレジスト膜３とフォト
レジスト膜９を剥離した後、ＳｉＮ膜２をマスクとして
基板１をエッチングすることにより、図２のＣに示すよ
うにアライメントマーク１１を形成させる。
レジスト膜９を剥離した後、ＳｉＮ膜２をマスクとして
基板１をエッチングすることにより、図２のＣに示すよ
うにアライメントマーク１１を形成させる。
【００２５】図３のＡで、フォトレジスト膜１２を形成
させて、アライメントマーク１１に位置合わせし、フォ
トリソグラフィ技術によって、短チャンネル効果抑制層
形成用の窓１３をあけるパターニングを行ない、次い
で、破線矢印で示すように、例えばＭｇ（マグネシウ
ム）をＳｉＮ膜２越しにイオン注入して、短チャンネル
効果抑制層（ｐ- 層）１４を形成させる。短チャンネル
効果抑制層（ｐ- 層）１４はその後に形成させるｎチャ
ンネル１５の底面の垂れ下がりを防ぎ、電気特性として
のスレッシオールド電圧のシフトを抑制する。
させて、アライメントマーク１１に位置合わせし、フォ
トリソグラフィ技術によって、短チャンネル効果抑制層
形成用の窓１３をあけるパターニングを行ない、次い
で、破線矢印で示すように、例えばＭｇ（マグネシウ
ム）をＳｉＮ膜２越しにイオン注入して、短チャンネル
効果抑制層（ｐ- 層）１４を形成させる。短チャンネル
効果抑制層（ｐ- 層）１４はその後に形成させるｎチャ
ンネル１５の底面の垂れ下がりを防ぎ、電気特性として
のスレッシオールド電圧のシフトを抑制する。
【００２６】次いで、そのままの状態で図３のＢに示す
ように、例えばＳｉをＳｉＮ膜２越しにイオン注入して
ｎチャンネル１５を形成させる。短チャンネル効果抑制
層（ｐ- 層）１４とｎチャンネル１５とは、イオン注入
時のエネルギが異なり、生じるＳｉとＭｇとの濃度の違
いによって形成される。
ように、例えばＳｉをＳｉＮ膜２越しにイオン注入して
ｎチャンネル１５を形成させる。短チャンネル効果抑制
層（ｐ- 層）１４とｎチャンネル１５とは、イオン注入
時のエネルギが異なり、生じるＳｉとＭｇとの濃度の違
いによって形成される。
【００２７】図３のＣで、注入領域を活性化させるため
に、フォトレジスト膜１２、ＳｉＮ膜２を剥離して、８
００℃程度の温度でのキャップレス・アニールを行な
う。図４のＡで、ＳｉＮによる選択拡散マスク１６を形
成させる。この時、アライメントマーク１１の箇所にお
いて窪み１７が形成される。
に、フォトレジスト膜１２、ＳｉＮ膜２を剥離して、８
００℃程度の温度でのキャップレス・アニールを行な
う。図４のＡで、ＳｉＮによる選択拡散マスク１６を形
成させる。この時、アライメントマーク１１の箇所にお
いて窪み１７が形成される。
【００２８】図４のＢで、第２フォトレジスト膜として
のフォトレジスト膜１８を形成させ、アライメントマー
ク１１に対応する窪み１７を基準として位置合わせを
し、フォトリソグラフィ技術によって、ゲート形成用の
窓１９をあけるパターニングを行なう。
のフォトレジスト膜１８を形成させ、アライメントマー
ク１１に対応する窪み１７を基準として位置合わせを
し、フォトリソグラフィ技術によって、ゲート形成用の
窓１９をあけるパターニングを行なう。
【００２９】図４のＣで、フォトレジスト膜１８を剥離
した後、破線矢印で示すように、例えばＺｎ（亜鉛）を
６００℃程度の温度で選択拡散させてゲート（ｐ+ 領
域）２０を形成させる。
した後、破線矢印で示すように、例えばＺｎ（亜鉛）を
６００℃程度の温度で選択拡散させてゲート（ｐ+ 領
域）２０を形成させる。
【００３０】その後、トランジスタ領域のアイソレーシ
ョン、電極の取り付け、配線等の通常の工程を経てｐｎ
接合型ＦＥＴが製造される。
ョン、電極の取り付け、配線等の通常の工程を経てｐｎ
接合型ＦＥＴが製造される。
【００３１】以上説明したように、ソース（ｎ+ 領域）
７、ドレイン（ｎ+ 領域）８とアライメントマーク１１
とをフォトレジスト膜３に同時にパターニングしている
ので、従来例におけるように、アライメントマーク１１
を基準にしてソース（ｎ+ 領域）７、ドレイン（ｎ+ 領
域）８を形成させる場合のアライメントマーク１１から
の位置ずれは本質的に存在しない。ゲート（ｐ+ 領域）
２０は、フォトレジスト膜１８において、アライメント
マーク１１によって位置決めするので、使用する露光装
置、例えばステッパーの重ね合わせ精度に由来する位置
ずれを避けることはできないが、位置ずれの発生する機
会は１回だけであり、その分だけソース（ｎ+ 領域）
７、ドレイン（ｎ+ 領域）８とゲート（ｐ+ 領域）２０
の間隔が精度高く製造され、その電圧電流特性、耐電圧
が所定通りに維持される。 （実施例２）実施例１で
は、フォトレジスト膜３とフォトレジスト膜８とを剥離
してＳｉＮ膜２をエッチングした後、基板１をエッチン
グしてアライメントマーク１１を形成させたが、フォト
レジスト膜３、フォトレジスト膜８が存在するままＳｉ
Ｎ膜２をエッチングしてもよく、また、ゲート（ｐ+ 領
域）２０の形成にＺｎを選択拡散させたが、Ｚｎをイオ
ン注入してゲート（ｐ+ 領域）２０を形成させることも
できる。
７、ドレイン（ｎ+ 領域）８とアライメントマーク１１
とをフォトレジスト膜３に同時にパターニングしている
ので、従来例におけるように、アライメントマーク１１
を基準にしてソース（ｎ+ 領域）７、ドレイン（ｎ+ 領
域）８を形成させる場合のアライメントマーク１１から
の位置ずれは本質的に存在しない。ゲート（ｐ+ 領域）
２０は、フォトレジスト膜１８において、アライメント
マーク１１によって位置決めするので、使用する露光装
置、例えばステッパーの重ね合わせ精度に由来する位置
ずれを避けることはできないが、位置ずれの発生する機
会は１回だけであり、その分だけソース（ｎ+ 領域）
７、ドレイン（ｎ+ 領域）８とゲート（ｐ+ 領域）２０
の間隔が精度高く製造され、その電圧電流特性、耐電圧
が所定通りに維持される。 （実施例２）実施例１で
は、フォトレジスト膜３とフォトレジスト膜８とを剥離
してＳｉＮ膜２をエッチングした後、基板１をエッチン
グしてアライメントマーク１１を形成させたが、フォト
レジスト膜３、フォトレジスト膜８が存在するままＳｉ
Ｎ膜２をエッチングしてもよく、また、ゲート（ｐ+ 領
域）２０の形成にＺｎを選択拡散させたが、Ｚｎをイオ
ン注入してゲート（ｐ+ 領域）２０を形成させることも
できる。
【００３２】以下、上記を工程図によって説明するが、
実施例１の工程図である図１のＡから図１のＣまでの工
程は共通するのでその説明は省略し、図１のＣに続く工
程を説明する。
実施例１の工程図である図１のＡから図１のＣまでの工
程は共通するのでその説明は省略し、図１のＣに続く工
程を説明する。
【００３３】図１のＣにおいて、ＳｉＮ膜２をエッチン
グすることにより、図５のＡに示すように、ソース（ｎ
+ 領域）７、ドレイン（ｎ+ 領域）８に電極形成用の開
口２２、２３を形成させる。この時、アライメントマー
ク用の窓４のＳｉＮ膜２もエッチングされる。
グすることにより、図５のＡに示すように、ソース（ｎ
+ 領域）７、ドレイン（ｎ+ 領域）８に電極形成用の開
口２２、２３を形成させる。この時、アライメントマー
ク用の窓４のＳｉＮ膜２もエッチングされる。
【００３４】図５のＢで、要すればフォトレジスト膜３
をキュアリングして、その上へフォトレジスト膜２４を
形成させ、図５のＡにおいてアライメントマーク用の窓
４においてエッチングされたＳｉＮ膜２のエッチング跡
２５の段差面等を基準として位置合わせをして、フォト
リソグラフィ技術によりフォトレジスト膜３とフォトレ
ジスト膜２４とにアライメントマーク形成用の窓２６を
あけるパターニングを行なう。この時、ＳｉＮ膜２のエ
ッチング跡２５よりは大きい窓２６とする。
をキュアリングして、その上へフォトレジスト膜２４を
形成させ、図５のＡにおいてアライメントマーク用の窓
４においてエッチングされたＳｉＮ膜２のエッチング跡
２５の段差面等を基準として位置合わせをして、フォト
リソグラフィ技術によりフォトレジスト膜３とフォトレ
ジスト膜２４とにアライメントマーク形成用の窓２６を
あけるパターニングを行なう。この時、ＳｉＮ膜２のエ
ッチング跡２５よりは大きい窓２６とする。
【００３５】図５のＣで、ＳｉＮ膜２をマスクとして基
板１をエッチングして、アライメントマーク２１を形成
させる。その後、フォトレジスト膜３とフォトレジスト
膜２４とを剥離することにより図６のＡの状態となる。
板１をエッチングして、アライメントマーク２１を形成
させる。その後、フォトレジスト膜３とフォトレジスト
膜２４とを剥離することにより図６のＡの状態となる。
【００３６】図６のＡの後は、実施例１における図３の
Ａ、Ｂ、Ｃを援用して、トランジスタ領域に短チャンネ
ル効果抑制層１４とｎチャンネル１５を形成させて、図
６のＢが得られる。
Ａ、Ｂ、Ｃを援用して、トランジスタ領域に短チャンネ
ル効果抑制層１４とｎチャンネル１５を形成させて、図
６のＢが得られる。
【００３７】図６のＣで、第２フォトレジスト膜として
のフォトレジスト膜２７を形成させて、アライメントマ
ーク１１に位置合わせし、フォトリソグラフィ技術によ
って、ゲート形成用の窓２８をあけるパターニングを行
ない、次いで、実線矢印の如くに、例えばＺｎをＳｉＮ
膜２越しにイオン注入して、ゲート（ｐ+ 領域）３０を
形成させる。
のフォトレジスト膜２７を形成させて、アライメントマ
ーク１１に位置合わせし、フォトリソグラフィ技術によ
って、ゲート形成用の窓２８をあけるパターニングを行
ない、次いで、実線矢印の如くに、例えばＺｎをＳｉＮ
膜２越しにイオン注入して、ゲート（ｐ+ 領域）３０を
形成させる。
【００３８】その後、トランジスタ領域のアイソレーシ
ョン、電極の取り付け、配線等の通常の工程を経てｐｎ
接合型ＦＥＴが製造されることは、実施例１の場合と同
様である。
ョン、電極の取り付け、配線等の通常の工程を経てｐｎ
接合型ＦＥＴが製造されることは、実施例１の場合と同
様である。
【００３９】（実施例３）実施例１と実施例２とではｐ
ｎ接合型ＦＥＴを例示したが、実施例３においてはショ
ットキー接合型電界効果トランジスタ（ＭＥＳＦＥＴ）
を例示する。
ｎ接合型ＦＥＴを例示したが、実施例３においてはショ
ットキー接合型電界効果トランジスタ（ＭＥＳＦＥＴ）
を例示する。
【００４０】以下、ＭＥＳＦＥＴの製造工程を工程図に
よって説明するが、実施例１の工程図である図１のＡか
ら図４のＡまでの工程は共通するのでその説明は省略
し、図４のＡに続く工程を説明する。
よって説明するが、実施例１の工程図である図１のＡか
ら図４のＡまでの工程は共通するのでその説明は省略
し、図４のＡに続く工程を説明する。
【００４１】図４のＡで形成された選択拡散膜１６に対
し、図７のＡに示すように、リフトオフ用のＳｉＮ、酸
化シリコンのＣＶＤ（化学的気相堆積）膜３１を形成さ
せ、更にフォトレジスト膜３２を形成させた後、ＣＶＤ
膜３１を透かして観察される窪み１７を基準として位置
合わせして、フォトリソグラフィ技術により、ソース
（ｎ+ 領域）７とドレイン（ｎ+ 領域）８とにオーミッ
クコンタクトをとるための窓３４、３５をあけるパター
ニングを行なう。 図７のＢで、蒸着などの手段によっ
て例えばＡｕＧｅＮｉ（金、ゲルマニウム、ニッケル）
からなるオーミックメタル膜３６を堆積させた後、フォ
トレジスト膜３２をリフトオフし、４００℃程度の温度
に加熱することにより、図７のＣに示すように、ソース
（ｎ+ 領域）７とドレイン（ｎ+ 領域）８とにオーミッ
クコンタクト領域３７、３８が形成される。
し、図７のＡに示すように、リフトオフ用のＳｉＮ、酸
化シリコンのＣＶＤ（化学的気相堆積）膜３１を形成さ
せ、更にフォトレジスト膜３２を形成させた後、ＣＶＤ
膜３１を透かして観察される窪み１７を基準として位置
合わせして、フォトリソグラフィ技術により、ソース
（ｎ+ 領域）７とドレイン（ｎ+ 領域）８とにオーミッ
クコンタクトをとるための窓３４、３５をあけるパター
ニングを行なう。 図７のＢで、蒸着などの手段によっ
て例えばＡｕＧｅＮｉ（金、ゲルマニウム、ニッケル）
からなるオーミックメタル膜３６を堆積させた後、フォ
トレジスト膜３２をリフトオフし、４００℃程度の温度
に加熱することにより、図７のＣに示すように、ソース
（ｎ+ 領域）７とドレイン（ｎ+ 領域）８とにオーミッ
クコンタクト領域３７、３８が形成される。
【００４２】図７のＣに対して、第２フォトレジスト膜
としてのフォトレジスト膜４２を形成させた後、アライ
メントマーク１１に対応する窪み１７を基準として位置
合わせをして、フォトリソグラフィ技術により、ショッ
トキー接合形成用の窓４３をあけるパターニングを行な
い、図８のＡとなる。
としてのフォトレジスト膜４２を形成させた後、アライ
メントマーク１１に対応する窪み１７を基準として位置
合わせをして、フォトリソグラフィ技術により、ショッ
トキー接合形成用の窓４３をあけるパターニングを行な
い、図８のＡとなる。
【００４３】図８のＢにおいて、蒸着などの手段によっ
て例えばＡｌ（アルミニウム）膜４４を堆積させた後、
フォトレジスト膜４２をリフトオフすることにより、ｎ
チャンネル１５とショットキー接合した金属電極４５が
形成される。
て例えばＡｌ（アルミニウム）膜４４を堆積させた後、
フォトレジスト膜４２をリフトオフすることにより、ｎ
チャンネル１５とショットキー接合した金属電極４５が
形成される。
【００４４】その後、各電極に配線等を行なう通常の工
程を経て製造されるショットキー接合型ＦＥＴ（ＭＥＳ
ＦＥＴ）は、ソース（ｎ+ 領域）７、ドレイン（ｎ+ 領
域）８とショットキー接合金属電極４５との間隔が精度
高く製造され、その電圧・電流特性、耐電圧が設計通り
に維持される。
程を経て製造されるショットキー接合型ＦＥＴ（ＭＥＳ
ＦＥＴ）は、ソース（ｎ+ 領域）７、ドレイン（ｎ+ 領
域）８とショットキー接合金属電極４５との間隔が精度
高く製造され、その電圧・電流特性、耐電圧が設計通り
に維持される。
【００４５】以上、各実施例によって本発明の半導体装
置およびその製造方法を具体的に説明したが、勿論、本
発明はこれらに限られることなく、本発明の技術的思想
に基づいて種々の変形が可能である。
置およびその製造方法を具体的に説明したが、勿論、本
発明はこれらに限られることなく、本発明の技術的思想
に基づいて種々の変形が可能である。
【００４６】例えば本実施の形態においては、ソース７
とドレイン８をｎ型半導体とし、ゲート２０をｐ型半導
体としているのは、正孔よりも電子の方が高速動作に適
していることを考慮したものであるが、勿論、ソース７
とドレイン８をｐ型半導体とし、ゲート２０をｎ型半導
体としてもよい。また本実施の形態においては、図３の
Ａ、Ｂに示したように、先ずＭｇをイオン注入して短チ
ャンネル効果抑制層１４を形成させ、次いでＳｉをイオ
ン注入してｎチャンネル１５を形成させたが、この順序
を逆にして、先ずＳｉをイオン注入してｎチャンネル１
５を形成させ、その後にＭｇをイオン注入して短チャン
ネル効果抑制層１４を形成させても、全く同様な性能の
半導体装置が製造される。 また本実施の形態において
は、ソース７とドレイン８との間に形成させるｎチャン
ネル１５の直下方に短チャンネル効果抑制層１４を形成
させたが、この短チャンネル効果抑制層１４を形成させ
ずに、真性半導体のままとしても目的とする耐電圧のば
らつきの小さい半導体装置が得られる。
とドレイン８をｎ型半導体とし、ゲート２０をｐ型半導
体としているのは、正孔よりも電子の方が高速動作に適
していることを考慮したものであるが、勿論、ソース７
とドレイン８をｐ型半導体とし、ゲート２０をｎ型半導
体としてもよい。また本実施の形態においては、図３の
Ａ、Ｂに示したように、先ずＭｇをイオン注入して短チ
ャンネル効果抑制層１４を形成させ、次いでＳｉをイオ
ン注入してｎチャンネル１５を形成させたが、この順序
を逆にして、先ずＳｉをイオン注入してｎチャンネル１
５を形成させ、その後にＭｇをイオン注入して短チャン
ネル効果抑制層１４を形成させても、全く同様な性能の
半導体装置が製造される。 また本実施の形態において
は、ソース７とドレイン８との間に形成させるｎチャン
ネル１５の直下方に短チャンネル効果抑制層１４を形成
させたが、この短チャンネル効果抑制層１４を形成させ
ずに、真性半導体のままとしても目的とする耐電圧のば
らつきの小さい半導体装置が得られる。
【００４７】また本実施の形態においては、第１フォト
レジスト膜としてのフォトレジスト膜３にアライメント
マーク形成用の窓４と、ソース形成用の窓５、ドレイン
形成用の窓６をパターニングし、第２フォトレジスト膜
としてのフォトレジスト膜１８にゲート形成用の窓１９
をパターニングする工程を採用したが、フォトレジスト
膜３にアライメントマーク形成用の窓４と、ゲート形成
用の窓１９をパターニングし、フォトレジスト膜１８に
ソースゲート形成用の窓５とドレイン形成用の窓６をパ
ターニングするようにしてもよい。
レジスト膜としてのフォトレジスト膜３にアライメント
マーク形成用の窓４と、ソース形成用の窓５、ドレイン
形成用の窓６をパターニングし、第２フォトレジスト膜
としてのフォトレジスト膜１８にゲート形成用の窓１９
をパターニングする工程を採用したが、フォトレジスト
膜３にアライメントマーク形成用の窓４と、ゲート形成
用の窓１９をパターニングし、フォトレジスト膜１８に
ソースゲート形成用の窓５とドレイン形成用の窓６をパ
ターニングするようにしてもよい。
【００４８】また本実施の形態においては、ｎ型半導体
を形成させる不純物としてＳｉを使用したが、Ｇｅ（ゲ
ルマニウム）、Ｓｎ（錫）、Ｔｅ（テルル）、Ｓｅ（セ
レン）などに代え得る。また、ｐ型半導体を形成させる
不純物としてＺｎを使用したが、Ｃｄ（カドミウム）、
Ｍｇ、Ｂｅ（ベリリウム）、Ｃ（カーボン）などに代え
得る。
を形成させる不純物としてＳｉを使用したが、Ｇｅ（ゲ
ルマニウム）、Ｓｎ（錫）、Ｔｅ（テルル）、Ｓｅ（セ
レン）などに代え得る。また、ｐ型半導体を形成させる
不純物としてＺｎを使用したが、Ｃｄ（カドミウム）、
Ｍｇ、Ｂｅ（ベリリウム）、Ｃ（カーボン）などに代え
得る。
【００４９】また本実施の形態においては、半導体装置
としてｐｎ接合型電界効果トランジスタ（ＪＦＥＴ）と
ショットキー接合型電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）とを例示したが、本発明はＪＦＥＴをベースにして
製造される超高周波領域用のＭＭＩＣ（マイクロウェー
ブ・モノリシック・集積回路）にも適用される。また、
これら以外に、同一層の基板に対してフォトレジスト膜
の形成させ露光するパターニングを２回またはそれ以上
重ねて施して、ソース、ドレイン、ゲートなどのｎ型半
導体領域、ｐ型半導体領域、ないしは金属電極の形成位
置が設定される半導体装置の全てに本発明が適用される
ことは勿論である。
としてｐｎ接合型電界効果トランジスタ（ＪＦＥＴ）と
ショットキー接合型電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）とを例示したが、本発明はＪＦＥＴをベースにして
製造される超高周波領域用のＭＭＩＣ（マイクロウェー
ブ・モノリシック・集積回路）にも適用される。また、
これら以外に、同一層の基板に対してフォトレジスト膜
の形成させ露光するパターニングを２回またはそれ以上
重ねて施して、ソース、ドレイン、ゲートなどのｎ型半
導体領域、ｐ型半導体領域、ないしは金属電極の形成位
置が設定される半導体装置の全てに本発明が適用される
ことは勿論である。
【００５０】
【発明の効果】本発明は以上に説明したような形態で実
施され、次に記載するような効果を奏する。
施され、次に記載するような効果を奏する。
【００５１】本発明の半導体装置およびその製造方法に
よれば、その半導体装置はゲートとドレインとの間の距
離の精度が高いので耐電圧のばらつきが小さく、従って
製品の歩留まりが高く維持される。
よれば、その半導体装置はゲートとドレインとの間の距
離の精度が高いので耐電圧のばらつきが小さく、従って
製品の歩留まりが高く維持される。
【図１】実施例１における製造工程を示す半導体装置の
断面図である。
断面図である。
【図２】図１に続く工程を示す断面図である。
【図３】図２に続く工程を示す断面図である。
【図４】図３に続く工程を示す断面図である。
【図５】実施例２における製造工程を示す断面図であ
る。
る。
【図６】図５に続く工程を示す断面図である。
【図７】図６に続く工程を示す断面図である。
【図８】実施例３における製造工程の一部を示す断面図
である。
である。
【図９】従来例における製造工程の一部を示す断面図で
ある。
ある。
【図１０】半導体装置のゲートとソース、ドレインとの
位置関係を示す平面図である。
位置関係を示す平面図である。
【図１１】半導体装置のゲート・ドレイン間の距離と耐
電圧との関係を示すグラフである。
電圧との関係を示すグラフである。
１………基板、２………ＳｉＮ膜、３………フォトレジ
スト膜、４………窓、５………窓、６………窓、７……
…ソース、８………ドレイン、９………フォトレジスト
膜、１０………窓、１１………アライメントマーク、１
２………フォトレジスト膜、１３………窓、１４………
短チャンネル効果抑制層、１５………ｎチャンネル、１
６………選択拡散膜、１７………窪み、１８………フォ
トレジスト膜、１９………窓、２０………ゲート、３１
………ＣＶＤ膜、４５………金属電極。
スト膜、４………窓、５………窓、６………窓、７……
…ソース、８………ドレイン、９………フォトレジスト
膜、１０………窓、１１………アライメントマーク、１
２………フォトレジスト膜、１３………窓、１４………
短チャンネル効果抑制層、１５………ｎチャンネル、１
６………選択拡散膜、１７………窪み、１８………フォ
トレジスト膜、１９………窓、２０………ゲート、３１
………ＣＶＤ膜、４５………金属電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/812 21/337 29/808
Claims (10)
- 【請求項１】 ｎ型半導体またはｐ型半導体からなるソ
ースおよびドレインと、 ドレイン電流を制御するための、前記ソースと前記ドレ
インとは逆極性のｐ型半導体またはｎ型半導体からなる
ゲート、または前記ドレイン電流を制御するためのショ
ットキー接合金属電極とが基板に形成された半導体装置
において、 前記基板に最初に適用される第１フォトレジスト膜に対
し、重ね合わせの基準となるアライメントマークの形成
位置、および前記ソースと前記ドレインの形成位置をパ
ターニングして、前記基板に前記アライメントマーク、
および前記ソースと前記ドレインが形成され、 その後に適用される第２フォトレジスト膜に対し、前記
形成されたアライメントマークを基準に重ね合わせの位
置決めして、前記ゲートまたは前記ショットキー接合用
金属電極の形成位置をパターニングし、前記基板に前記
ゲートまたは前記ショットキー接合金属電極が形成され
るか、 または、前記基板に最初に適用される前記第１フォトレ
ジスト膜に対し、重ね合わせの基準となる前記アライメ
ントマークの形成位置、および前記ゲートまたは前記シ
ョットキー接合用金属電極の形成位置をパターニングし
て、前記基板に前記アライメントマーク、および前記ゲ
ートまたは前記ショットキー接合金属電極が形成され、 その後に適用される前記第２フォトレジスト膜に対し、
前記形成されたアライメントマークを基準に重ね合わせ
の位置決めして、前記ソースと前記ドレインの形成位置
をパターニングし、前記基板に前記ソースと前記ドレイ
ンとが形成されていることを特徴とする半導体装置。 - 【請求項２】 ｎ型半導体またはｐ型半導体からなる前
記ドレインと前記ソースとの間の前記基板内に形成され
るチャンネルの下方に近接して、 前記ドレインと前記ソースとは逆極性のｐ型半導体まは
たｎ型半導体からなる短チャンネル効果抑制層が形成さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記ソース、前記ドレイン、前記ゲー
ト、および前記チャンネル効果抑制層を構成するｎ型半
導体またはｐ型半導体が不純物のイオン注入または選択
拡散によって形成されていることを特徴とする請求項１
または請求項２に記載の半導体装置。 - 【請求項４】 前記不純物のイオン注入が窒化シリコン
膜の如き絶縁膜越しに注入されていることを特徴とする
請求項３に記載の半導体装置。 - 【請求項５】 前記基板がガリウム砒素の化合物半導体
であることを特徴とする請求項１から４までの何れかに
記載の半導体装置。 - 【請求項６】 ｎ型半導体またはｐ型半導体からなるソ
ースおよびドレインと、 ドレイン電流を制御するための、前記ソースと前記ドレ
インとは逆極性のｐ型半導体またはｎ型半導体からなる
ゲート、または前記ドレイン電流を制御するためのショ
ットキー接合金属電極とが、基板に形成された半導体装
置の製造方法において、 前記基板に最初に適用する第１フォトレジスト膜に対
し、重ね合わせの基準となるアライメントマークの形成
位置、および前記ソースと前記ドレインの形成位置をパ
ターニングして、前記基板に前記アライメントマーク、
および前記ソースと前記ドレインとを形成し、 その後に適用する第２フォトレジスト膜に対し、前記形
成されたアライメントマークを基準に重ね合わせの位置
決めして、前記ゲートまたは前記ショットキー接合金属
電極の形成位置をパターニングし、前記基板に前記ゲー
トまたは前記ショットキー接合金属電極を形成させる
か、 または、前記基板に最初に適用する第１フォトレジスト
膜に対し、重ね合わせの基準となる前記アライメントマ
ークの形成位置、および前記ゲートまたは前記ショット
キー接合金属電極の形成位置をパターニングして、前記
基板に前記アライメントマーク、および前記ゲートまた
は前記ショットキー接合金属電極を形成し、 その後に適用する前記第２フォトレジスト膜に対し、前
記形成されたアライメントマークを基準に重ね合わせの
位置決めして、前記ソースと前記ドレインの形成位置を
パターニングし、前記基板に前記ソースと前記ドレイン
とを形成することを特徴とする半導体装置の製造方法。 - 【請求項７】 ｎ形半導体またはｐ形半導体からなる前
記ドレインと前記ソースとの間の基板内に形成されるチ
ャンネルの下方に近接して、 前記ドレインと前記ソースとは逆極性のｐ形半導体また
はｎ形半導体からなる短チャンネル効果抑制層を形成さ
せることを特徴とする請求項６に記載の半導体装置の製
造方法。 - 【請求項８】 前記ソース、前記ドレイン、前記ゲー
ト、および前記短チャンネル効果抑制層を構成するｎ型
半導体またはｐ型半導体を不純物のイオン注入または選
択拡散によって形成させることを特徴とする請求項６ま
たは請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記不純物のイオン注入を窒化シリコン
膜の如き絶縁膜越しに行うことを特徴とする請求項８に
記載の半導体装置の製造方法。 - 【請求項１０】 前記基板としてガリウム砒素の化合物
半導体を使用することを特徴とする請求項６から請求項
９までの何れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12738597A JPH10321843A (ja) | 1997-05-16 | 1997-05-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12738597A JPH10321843A (ja) | 1997-05-16 | 1997-05-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321843A true JPH10321843A (ja) | 1998-12-04 |
Family
ID=14958692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12738597A Pending JPH10321843A (ja) | 1997-05-16 | 1997-05-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10321843A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368147A (ja) * | 2001-04-04 | 2002-12-20 | Internatl Business Mach Corp <Ibm> | 深いサブコレクタ領域を有する半導体デバイスの製造方法 |
| JP2003045896A (ja) * | 2001-07-26 | 2003-02-14 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| JP2007194497A (ja) * | 2006-01-20 | 2007-08-02 | Fujifilm Corp | 半導体装置の製造方法およびこれを用いた固体撮像素子の製造方法 |
| JP2011091362A (ja) * | 2009-09-28 | 2011-05-06 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
| CN116504756A (zh) * | 2023-06-28 | 2023-07-28 | 合肥安德科铭半导体科技有限公司 | 一种栅极氧化层对准标记的装置及其形成方法 |
-
1997
- 1997-05-16 JP JP12738597A patent/JPH10321843A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368147A (ja) * | 2001-04-04 | 2002-12-20 | Internatl Business Mach Corp <Ibm> | 深いサブコレクタ領域を有する半導体デバイスの製造方法 |
| JP2003045896A (ja) * | 2001-07-26 | 2003-02-14 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| JP2007194497A (ja) * | 2006-01-20 | 2007-08-02 | Fujifilm Corp | 半導体装置の製造方法およびこれを用いた固体撮像素子の製造方法 |
| JP2011091362A (ja) * | 2009-09-28 | 2011-05-06 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
| CN116504756A (zh) * | 2023-06-28 | 2023-07-28 | 合肥安德科铭半导体科技有限公司 | 一种栅极氧化层对准标记的装置及其形成方法 |
| CN116504756B (zh) * | 2023-06-28 | 2023-09-08 | 合肥安德科铭半导体科技有限公司 | 一种栅极氧化层对准标记的装置及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510280A (en) | Method of making an asymmetrical MESFET having a single sidewall spacer | |
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPS63263770A (ja) | ＧａＡｓ ＭＥＳＦＥＴ及びその製造方法 | |
| JPS62136883A (ja) | 自己整合電界効果トランジスタの製造方法 | |
| EP0343963B1 (en) | Diamond transistor and method of manufacture thereof | |
| JPH10321843A (ja) | 半導体装置およびその製造方法 | |
| US4804635A (en) | Method of manufacture of galluim arsenide field effect transistors | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| EP0311109B1 (en) | Method of manufacturing a field-effect transistor having a junction gate | |
| US5641695A (en) | Method of forming a silicon carbide JFET | |
| JPH1140578A (ja) | 半導体装置及びその製造方法 | |
| JP2000091348A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JP2759472B2 (ja) | 高耐圧ｍｏｓ電界効果トランジスタの製造方法 | |
| JPS6144473A (ja) | 半導体装置の製造方法 | |
| JPS6057980A (ja) | 半導体装置の製造方法 | |
| KR950005490B1 (ko) | 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법 | |
| KR950000155B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPS62177920A (ja) | 半導体装置の製造方法 | |
| JP2663480B2 (ja) | 半導体装置の製造方法 | |
| JPS61196579A (ja) | 半導体装置の製法 | |
| JPH0684954A (ja) | 半導体装置の製造方法 | |
| JPS63291476A (ja) | 半導体装置の製造方法 | |
| JPH06132319A (ja) | 半導体装置の製造方法 | |
| GB2273202A (en) | Field effect transistor |