JPS62177920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62177920A JPS62177920A JP1809386A JP1809386A JPS62177920A JP S62177920 A JPS62177920 A JP S62177920A JP 1809386 A JP1809386 A JP 1809386A JP 1809386 A JP1809386 A JP 1809386A JP S62177920 A JPS62177920 A JP S62177920A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Chemically Coating (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に化合物半導
体を用いたＭＥＳ電界効果トランジスタのゲート電極等
に用いて好適な電極を製造する方法に関する。
体を用いたＭＥＳ電界効果トランジスタのゲート電極等
に用いて好適な電極を製造する方法に関する。
一般に、化合物半導体を用いたＭＥＳ電界効果トランジ
スタ（ＭＥＳＦＥＴ）、例えばＧａＡｓを用いたＭＥ
Ｓ Ｆ ＥＴでは、高周波特性を向上させるためにゲー
ト電極長を０．５μｍ以下にすることが要求されている
。一方このＭＥＳＦＥＴでは、しきい値電圧の制御性を
向上するためにゲート電極をマスクとしてイオン注入に
よりソース・ドレインのオーミック層を形成しようとす
る、いわゆる耐熱ゲート自己整合ＦＥＴ構造が提案され
ている。更にＭＥ Ｓ Ｆ ＥＴの信顛性を向上するた
めに、ゲート電極の材料にタングステンシリサイド（Ｗ
Ｓｔ）やタングステンナイトライド（ＷＮ）等の高融点
金属シリサイドあるいは高融点金属ナイトライドが使用
されている。
スタ（ＭＥＳＦＥＴ）、例えばＧａＡｓを用いたＭＥ
Ｓ Ｆ ＥＴでは、高周波特性を向上させるためにゲー
ト電極長を０．５μｍ以下にすることが要求されている
。一方このＭＥＳＦＥＴでは、しきい値電圧の制御性を
向上するためにゲート電極をマスクとしてイオン注入に
よりソース・ドレインのオーミック層を形成しようとす
る、いわゆる耐熱ゲート自己整合ＦＥＴ構造が提案され
ている。更にＭＥ Ｓ Ｆ ＥＴの信顛性を向上するた
めに、ゲート電極の材料にタングステンシリサイド（Ｗ
Ｓｔ）やタングステンナイトライド（ＷＮ）等の高融点
金属シリサイドあるいは高融点金属ナイトライドが使用
されている。
上述した従来のＦＥＴでは、ゲート電極に用いる高融点
金属シリサイドや高融点金属ナイトライドは、抵抗率が
高いためにゲート抵抗が大きくなり高周波特性上不利に
なる。このため、これら材料からなるゲート電極上に抵
抗率の低い金属、例えば金を上層に重ねて抵抗の低減を
図る試みがなされている。
金属シリサイドや高融点金属ナイトライドは、抵抗率が
高いためにゲート抵抗が大きくなり高周波特性上不利に
なる。このため、これら材料からなるゲート電極上に抵
抗率の低い金属、例えば金を上層に重ねて抵抗の低減を
図る試みがなされている。
しかしながら、耐熱ゲート自己整合ＦＥＴにこの構成を
採用しようとすると、イオン注入層の活性化のために必
要とされる８００℃以上の高温アニール処理時に、上層
の金がＷＳｉやＷＮを通してＧａＡｓへ拡散し、特性を
劣化するおそれがある。
採用しようとすると、イオン注入層の活性化のために必
要とされる８００℃以上の高温アニール処理時に、上層
の金がＷＳｉやＷＮを通してＧａＡｓへ拡散し、特性を
劣化するおそれがある。
これを防止するためには、上層の金をアニール後に形成
しなければならない。
しなければならない。
例えば、第２図（ａ）のように、ＧａＡｓ半絶縁性基板
２１にゲート電極２２を形成しイオン注入およびアニー
ルを行ってＮ型オーミック層２３゜２３を形成し、シリ
コン酸化膜２４を形成し、更にＡ ｕ Ｇ ｅ膜２５，
２５、Ｎｉ膜２６．２６からなるオーミック電極を形成
した後に、シリコン酸化膜２４のゲート電極２５上を開
口し、この上に金膜２７を形成する。そして１、−の上
にフォトレジスト２８をパターン形成し、これをマスク
にして金膜２７をイオンミリングし、同図（ｂ）のよう
にゲート上層電極２９及びオーミック上層電極３０．３
０を形成する。
２１にゲート電極２２を形成しイオン注入およびアニー
ルを行ってＮ型オーミック層２３゜２３を形成し、シリ
コン酸化膜２４を形成し、更にＡ ｕ Ｇ ｅ膜２５，
２５、Ｎｉ膜２６．２６からなるオーミック電極を形成
した後に、シリコン酸化膜２４のゲート電極２５上を開
口し、この上に金膜２７を形成する。そして１、−の上
にフォトレジスト２８をパターン形成し、これをマスク
にして金膜２７をイオンミリングし、同図（ｂ）のよう
にゲート上層電極２９及びオーミック上層電極３０．３
０を形成する。
ところが、この方法ではゲート電極２２とゲート上層電
極２９との位置合わせはりソグラフイ精度やイオンミリ
ング加工の精度で決定されるため、下層のゲート電極２
２が微細に構成されている場合には上層電極２９を高精
度に重ねて形成することが困難であり、隣接するソース
・ドレインの各電極と短絡するおそれがある。また、イ
オンミリングはテーバの生じるエツチング方法であるた
めに、上層電極２９の断面積が小さくなり、実効的にゲ
ート抵抗を低減することが困難になるという問題もある
。
極２９との位置合わせはりソグラフイ精度やイオンミリ
ング加工の精度で決定されるため、下層のゲート電極２
２が微細に構成されている場合には上層電極２９を高精
度に重ねて形成することが困難であり、隣接するソース
・ドレインの各電極と短絡するおそれがある。また、イ
オンミリングはテーバの生じるエツチング方法であるた
めに、上層電極２９の断面積が小さくなり、実効的にゲ
ート抵抗を低減することが困難になるという問題もある
。
本発明の半導体装置の製造方法は、前記した位置合わせ
精度や加圧形状における問題を解消して低抵抗の電極の
形成を可能にするものである。
精度や加圧形状における問題を解消して低抵抗の電極の
形成を可能にするものである。
本発明の半導体装置の製造方法は、タングステン、モリ
ブデン、ニッケル等の金属からなる下層電極の表面を少
なくとも一部露呈させ、この状態でこの露呈面に無電解
めっき法により選択的に金めつき膜を形成し、かつこれ
をシンター処理して上層電極を形成する工程を含むもの
である。
ブデン、ニッケル等の金属からなる下層電極の表面を少
なくとも一部露呈させ、この状態でこの露呈面に無電解
めっき法により選択的に金めつき膜を形成し、かつこれ
をシンター処理して上層電極を形成する工程を含むもの
である。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明をＧａＡｓを用いたＭＥ
ＳＦＥＴの各電極に適用した実施例を製造工程順に示す
断面図である。
ＳＦＥＴの各電極に適用した実施例を製造工程順に示す
断面図である。
先ず、同図（ａ）のようにＧａＡｓ半絶縁性基板１の主
面にイオン注入法によりＮ型活性層２を形成し、この基
板１の全面にスパッタ法によりＷＳｉ膜３及びＷ膜４を
連続被着し、これをフォトレジストを用いた選択異方性
エツチング法によりパターニングしてＷ／ＷＳ＋構造の
ゲート電極５を形成する。
面にイオン注入法によりＮ型活性層２を形成し、この基
板１の全面にスパッタ法によりＷＳｉ膜３及びＷ膜４を
連続被着し、これをフォトレジストを用いた選択異方性
エツチング法によりパターニングしてＷ／ＷＳ＋構造の
ゲート電極５を形成する。
次いで、同図（ｂ）のように、このゲート電極５をマス
クにしたイオン注入法によりＮ″型のソース・ドレイン
の各領域、即ち各オーミック層６゜６を形成し、全体を
シリコン酸化膜７で覆った状態でアニール処理を行って
活性化する。その後、これらオーミック層６，６のシリ
コン酸化膜７をフォトレジストをマスクに利用して選択
エツチング法で除去し、その上でＡｕ Ｇ ｅ膜８，８
及びＮｉ膜９，９を蒸着しかつこれをリフトオフ法によ
って一部を除去することによりオーミック層の各オーミ
ック電極１０．１０を形成する。その後、前記ゲート電
極５上のシリコン酸化膜７をフォトリソグラフィ技術等
により選択除去して一部開口し、ゲート電極５の上面を
露呈させる。
クにしたイオン注入法によりＮ″型のソース・ドレイン
の各領域、即ち各オーミック層６゜６を形成し、全体を
シリコン酸化膜７で覆った状態でアニール処理を行って
活性化する。その後、これらオーミック層６，６のシリ
コン酸化膜７をフォトレジストをマスクに利用して選択
エツチング法で除去し、その上でＡｕ Ｇ ｅ膜８，８
及びＮｉ膜９，９を蒸着しかつこれをリフトオフ法によ
って一部を除去することによりオーミック層の各オーミ
ック電極１０．１０を形成する。その後、前記ゲート電
極５上のシリコン酸化膜７をフォトリソグラフィ技術等
により選択除去して一部開口し、ゲート電極５の上面を
露呈させる。
しかる上で、アルカリ性置換タイプの厚付は無電解金め
っき法により、同図（Ｃ）のように露呈状態にある金属
膜の表面、即ち下層電極としてのゲート電極５とオーミ
ック層の各オーミック電極１０．１０上に１．５μｍ程
度の金めつき膜１１を上層電極として形成する。この場
合、無電解めっき法は金属の存在する部分にのみ行われ
る選択性めっき法であるために、給電路やフォトレジス
ト等のマスクは不要であり、自己整合法によって簡単に
前記領域上にのみ金めっき膜１１を形成することができ
る。
っき法により、同図（Ｃ）のように露呈状態にある金属
膜の表面、即ち下層電極としてのゲート電極５とオーミ
ック層の各オーミック電極１０．１０上に１．５μｍ程
度の金めつき膜１１を上層電極として形成する。この場
合、無電解めっき法は金属の存在する部分にのみ行われ
る選択性めっき法であるために、給電路やフォトレジス
ト等のマスクは不要であり、自己整合法によって簡単に
前記領域上にのみ金めっき膜１１を形成することができ
る。
その後、３００℃以上、この実施例では４５０℃のシン
ター処理を施し、金めつき膜１１とゲート電極５及びオ
ーミック層のオーミック電極１０，１０の密着性を向上
させる。なお、このシンク−処理によってオーミック電
極におけ°るスパイクアロイ処理を兼ねることもでき、
後工程におけるワイヤポンディングにおいても剥がれる
ことのない密着性を得ることもできる。
ター処理を施し、金めつき膜１１とゲート電極５及びオ
ーミック層のオーミック電極１０，１０の密着性を向上
させる。なお、このシンク−処理によってオーミック電
極におけ°るスパイクアロイ処理を兼ねることもでき、
後工程におけるワイヤポンディングにおいても剥がれる
ことのない密着性を得ることもできる。
この方法により形成されたＭＥＳＦＥＴは、下層電極と
してのゲート電極５やオーミック層のオーミック電極１
０．１０の上層に低抵抗の金めつき膜１１を上層電極と
して一体に形成しているため、ゲート電極においてはゲ
ート抵抗を低減し、また、オーミック電極１０．１０に
おいても電極及びこれに繋がる配線の抵抗を併せて低減
でき、これによりＭＥＳＦＰ、Ｔの特性の向上を達成で
きることは言うまでもない。
してのゲート電極５やオーミック層のオーミック電極１
０．１０の上層に低抵抗の金めつき膜１１を上層電極と
して一体に形成しているため、ゲート電極においてはゲ
ート抵抗を低減し、また、オーミック電極１０．１０に
おいても電極及びこれに繋がる配線の抵抗を併せて低減
でき、これによりＭＥＳＦＰ、Ｔの特性の向上を達成で
きることは言うまでもない。
そしてこの方法によれば、ゲート電極５上のシリコン酸
化膜７に開口を形成する際に、開口の一部がゲート電極
５にかかってさえいればゲート電極５の一部が露呈され
ることになり、この露呈面において金めっき膜１１を形
成することができる。
化膜７に開口を形成する際に、開口の一部がゲート電極
５にかかってさえいればゲート電極５の一部が露呈され
ることになり、この露呈面において金めっき膜１１を形
成することができる。
そして、この金めつき膜１１は図示のように上部断面を
膨出させることにより全体としての断面積を所望の値に
設定でき、必要な低抵抗化を図ることができる。したが
って、ゲート電極５が微細に形成されている場合でも、
フォトレジストマスクのパターン形成精度を必要以上に
高くすることなく確実に金めつき膜１１を形成すること
が可能となる。また、金めつき膜１１は無電解めっき法
を用いているために給電路やマスクが必要ないことは上
述の通りであり、極めて容易に形成することができる。
膨出させることにより全体としての断面積を所望の値に
設定でき、必要な低抵抗化を図ることができる。したが
って、ゲート電極５が微細に形成されている場合でも、
フォトレジストマスクのパターン形成精度を必要以上に
高くすることなく確実に金めつき膜１１を形成すること
が可能となる。また、金めつき膜１１は無電解めっき法
を用いているために給電路やマスクが必要ないことは上
述の通りであり、極めて容易に形成することができる。
ここで、本発明は実施例のようにゲート電極やオーミッ
ク層のオーミック電極上に金めつき膜を形成するのみな
らず、一般的な金属配線上に金めつき膜を形成する場合
や多層配線におけるスルーホール部を金を用いて穴埋め
して配線の平坦化を図る場合にも適用することができる
。また、下層電極の材料には、前記以外の高融点金属で
あるモリブデン或いはそのシリサイドやナイトライドを
用いることもできる。
ク層のオーミック電極上に金めつき膜を形成するのみな
らず、一般的な金属配線上に金めつき膜を形成する場合
や多層配線におけるスルーホール部を金を用いて穴埋め
して配線の平坦化を図る場合にも適用することができる
。また、下層電極の材料には、前記以外の高融点金属で
あるモリブデン或いはそのシリサイドやナイトライドを
用いることもできる。
（発明の効果〕
以上説明したように本発明は、下層電極の表面を露呈さ
せた状態でこの露呈面に無電解めっき法により選択的に
金めつき膜を形成し、かつこれをシンター処理して上層
電極を形成しているので、上層電極を自己整合的に形成
することができ、フォトリソグラフィ技術に高精度を要
求することなく上層電極を確実に形成でき、電極抵抗の
低減を図って特性の向上を達成できる。また、金めつき
膜にシンター処理を施すことにより、上、下各電極相互
の密着性を向上でき、その信軌性を向上することもでき
る。
せた状態でこの露呈面に無電解めっき法により選択的に
金めつき膜を形成し、かつこれをシンター処理して上層
電極を形成しているので、上層電極を自己整合的に形成
することができ、フォトリソグラフィ技術に高精度を要
求することなく上層電極を確実に形成でき、電極抵抗の
低減を図って特性の向上を達成できる。また、金めつき
膜にシンター処理を施すことにより、上、下各電極相互
の密着性を向上でき、その信軌性を向上することもでき
る。
第１図（ａ）〜（ｃ）は本発明の一実施例を製造工程順
に示す断面図、第２図（ａ）、（ｂ）は従来方法を示す
断面図である。 １・・・ＧａＡｓ半絶縁性基板、２・・・Ｎ型活性層、
３・・・ＷＳｉ膜、４・・・Ｗ膜、５・・・ゲート電極
、６・・・Ｎ型オーミック層、７・・・シリコン酸化膜
、８・・・ＡｕＧｅ膜、９・・・Ｎｉ膜、１０・・・オ
ーミック電極、１１・・・金めつき膜、２１・・・Ｇａ
Ａｓ半絶縁性基板、２２・・・ゲート電極、２３・・・
Ｎ型オーミック層、２４・・・シリコン酸化膜、２５・
・・ＡｕＧｅ膜、２６・・・Ｎｉ膜、２７・・・金膜、
２８・・・フォトレジスト、２９．３０・・・上層電極
。 往絨 １．′ｆ開昭６２−１７７９２０ （４）第２図
に示す断面図、第２図（ａ）、（ｂ）は従来方法を示す
断面図である。 １・・・ＧａＡｓ半絶縁性基板、２・・・Ｎ型活性層、
３・・・ＷＳｉ膜、４・・・Ｗ膜、５・・・ゲート電極
、６・・・Ｎ型オーミック層、７・・・シリコン酸化膜
、８・・・ＡｕＧｅ膜、９・・・Ｎｉ膜、１０・・・オ
ーミック電極、１１・・・金めつき膜、２１・・・Ｇａ
Ａｓ半絶縁性基板、２２・・・ゲート電極、２３・・・
Ｎ型オーミック層、２４・・・シリコン酸化膜、２５・
・・ＡｕＧｅ膜、２６・・・Ｎｉ膜、２７・・・金膜、
２８・・・フォトレジスト、２９．３０・・・上層電極
。 往絨 １．′ｆ開昭６２−１７７９２０ （４）第２図
Claims (2)
- （１）基板上に形成したタングステン、モリブデン、ニ
ッケル等の金属からなる下層電極の表面の少なくとも一
部を露呈させる工程と、この下層電極の露呈面に無電解
めっき法により選択的に金めっき膜を形成する工程と、
この金めっき膜をシンター処理して上層電極として構成
する工程を含むことを特徴とする半導体装置の製造方法
。 - （２）化合物半導体基板上にゲート電極を前記金属にて
形成した後に、これを用いた自己整合法によってソース
・ドレインとしてのオーミック層を形成し、その後にソ
ース・ドレイン電極としてのオーミック電極を形成し、
しかる上でこれらの電極の表面の少なくとも一部を露呈
させ、かつこれらの露呈された表面に無電解めっき法に
より金めっき膜を形成する特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1809386A JPS62177920A (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1809386A JPS62177920A (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62177920A true JPS62177920A (ja) | 1987-08-04 |
Family
ID=11962016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1809386A Pending JPS62177920A (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| JPH07183312A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 電界効果型トランジスタのゲート電極形成方法 |
-
1986
- 1986-01-31 JP JP1809386A patent/JPS62177920A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| JPH07183312A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 電界効果型トランジスタのゲート電極形成方法 |
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