JPS59111372A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59111372A JPS59111372A JP57221423A JP22142382A JPS59111372A JP S59111372 A JPS59111372 A JP S59111372A JP 57221423 A JP57221423 A JP 57221423A JP 22142382 A JP22142382 A JP 22142382A JP S59111372 A JPS59111372 A JP S59111372A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特に集積回路に適した
ショットキ・バリヤ型電界効果トランジスタ（以下５Ｂ
ＦＥＴと略記する）の製造方法に関する。すなわち、本
発明は特にＧａＡｓ よりなる集積回路（以下ＧａＡ
ｓＩＣと略記する）に用いるＧａＡｓ ５ＢＦＥＴの
製造方法に関する。
ショットキ・バリヤ型電界効果トランジスタ（以下５Ｂ
ＦＥＴと略記する）の製造方法に関する。すなわち、本
発明は特にＧａＡｓ よりなる集積回路（以下ＧａＡ
ｓＩＣと略記する）に用いるＧａＡｓ ５ＢＦＥＴの
製造方法に関する。
従来例の構成とその問題点
ＧａＡｓ ＩＣの高速・低消費電力化を図るには、Ｇ
ａＡｓ ５ＢＦＥＴの最大発振周波数ｆｍａｘを決め
るのはゲート長と寄生的抵抗、容量である。寄生的因子
の中でもンース、ゲート電極間の直列抵抗による帰還損
失のｆｍａｘの低下への寄与がもつとも大きい。特にＧ
ａＡｓ ＩＣの大規模集積化にはノーマリオフ型Ｇａ
Ａｇ ５ＢＦＥＴ（以下Ｅ。
ａＡｓ ５ＢＦＥＴの最大発振周波数ｆｍａｘを決め
るのはゲート長と寄生的抵抗、容量である。寄生的因子
の中でもンース、ゲート電極間の直列抵抗による帰還損
失のｆｍａｘの低下への寄与がもつとも大きい。特にＧ
ａＡｓ ＩＣの大規模集積化にはノーマリオフ型Ｇａ
Ａｇ ５ＢＦＥＴ（以下Ｅ。
ＦＥＴと略記する）が最も重要な素子であるが、このＥ
、ＦＥＴではチャネルとなる活性層の厚みが約０．１μ
ｍと薄くなり又基板としてＧａ Ａｓ を用いる場合
表面空乏層のため、ソース、ゲート間の活性層の厚さが
実効的に薄くなり、ソース、ゲート間の直列抵抗の減少
が難しくなり、ｆｍａｘが低下し、ＧａＡｓ ＩＣに
用いた場合伝播遅延時間の短縮が困難となる。
、ＦＥＴではチャネルとなる活性層の厚みが約０．１μ
ｍと薄くなり又基板としてＧａ Ａｓ を用いる場合
表面空乏層のため、ソース、ゲート間の活性層の厚さが
実効的に薄くなり、ソース、ゲート間の直列抵抗の減少
が難しくなり、ｆｍａｘが低下し、ＧａＡｓ ＩＣに
用いた場合伝播遅延時間の短縮が困難となる。
ソース、ゲート間の直列抵抗を減少するには、ソース、
ゲート間のキャリヤ濃度を高くし、活性層の厚みを厚く
し、ソース、ゲート間を短縮する方法が提案されてｂる
。
ゲート間のキャリヤ濃度を高くし、活性層の厚みを厚く
し、ソース、ゲート間を短縮する方法が提案されてｂる
。
第１図はいわゆる°′リセス″構造でソース、ゲート間
の活性層の厚みを厚くし、ゲート直下の活性層の厚みは
所望の閾値電圧を得るだめ化学エツチング等手段で薄く
し、ゲート、ソース間の抵抗の減少を図っている。なお
、第１図で１は半絶縁性ＧａＡｇ 基板、２，２′はｎ
型Ｇ ａ Ａ ｓ 層、３゜４はオーミック電極でン
ース、ドレイン電極となる。５はショットキ接触でゲー
ト電極となる。
の活性層の厚みを厚くし、ゲート直下の活性層の厚みは
所望の閾値電圧を得るだめ化学エツチング等手段で薄く
し、ゲート、ソース間の抵抗の減少を図っている。なお
、第１図で１は半絶縁性ＧａＡｇ 基板、２，２′はｎ
型Ｇ ａ Ａ ｓ 層、３゜４はオーミック電極でン
ース、ドレイン電極となる。５はショットキ接触でゲー
ト電極となる。
第２図（ａ）〜（Ｃ）は他の従来例を示しており、半絶
縁性ＧａＡｓ １１の表面に活性層となるｎ型ＧａＡ
ｓ１２を形成し、ｎｇＧａＡｓ １２の所望の場所に
ゲート電極１３を形成する（第１図（ａ））。
縁性ＧａＡｓ １１の表面に活性層となるｎ型ＧａＡ
ｓ１２を形成し、ｎｇＧａＡｓ １２の所望の場所に
ゲート電極１３を形成する（第１図（ａ））。
次にゲート電極１３をイオン注入のマスクとして、イオ
ン注入し高濃度ｎ型ＧａＡｓ １４を形成する（第２
図（ｂ））。ゲート電極１３としては、イオン注入後の
熱処理（通常８００℃以上）に耐える材料例えばＷ、Ｔ
ｉ−Ｗ等が用いられる。ソース電極１５．ドレイン電極
１６を形成してＧａＡｓ５ＢＦＥＴが製作される（第２
図（Ｃ））。この方法は高濃度ｎ型ＧａＡｓ １４を
ゲート電極１３に接して形成しているのでソース、ゲー
ト間抵抗は減少できる。
ン注入し高濃度ｎ型ＧａＡｓ １４を形成する（第２
図（ｂ））。ゲート電極１３としては、イオン注入後の
熱処理（通常８００℃以上）に耐える材料例えばＷ、Ｔ
ｉ−Ｗ等が用いられる。ソース電極１５．ドレイン電極
１６を形成してＧａＡｓ５ＢＦＥＴが製作される（第２
図（Ｃ））。この方法は高濃度ｎ型ＧａＡｓ １４を
ゲート電極１３に接して形成しているのでソース、ゲー
ト間抵抗は減少できる。
第１図の方法は化学エツチング等を用いてゲート電極部
の活性層の厚みの制御が不十分で閾値電圧の制御が困難
であるとともに、プレナ構造でない等の理由でＧａＡｓ
ＩＣ用のＧａＡｓ ５ＢＦＥＴとしては適当でない
。
の活性層の厚みの制御が不十分で閾値電圧の制御が困難
であるとともに、プレナ構造でない等の理由でＧａＡｓ
ＩＣ用のＧａＡｓ ５ＢＦＥＴとしては適当でない
。
第２図の方法は自己整合で高濃度ｎ型ＱａＡｓを形成す
るので、ンース、グート間抵抗は減少するが、ゲート容
量の増大、ゲート耐圧の低下という欠点がある。ゲート
容量の増大のだめ論理集積回路の素子として用いた場合
ゲート遅延時間の短縮が困難となる。
るので、ンース、グート間抵抗は減少するが、ゲート容
量の増大、ゲート耐圧の低下という欠点がある。ゲート
容量の増大のだめ論理集積回路の素子として用いた場合
ゲート遅延時間の短縮が困難となる。
発明の目的
本発明の目的は上記従来の欠点を除去した新規な半導体
装置の製造方法を提供することにある０すなわち、本発
明は自己整合法でソース、ドレイン領域を形成するもの
で、ソース、ゲート間の抵抗乞減少できゲート容量の増
大、ゲート耐圧の低下のない新規な方法を提供するもの
である。
装置の製造方法を提供することにある０すなわち、本発
明は自己整合法でソース、ドレイン領域を形成するもの
で、ソース、ゲート間の抵抗乞減少できゲート容量の増
大、ゲート耐圧の低下のない新規な方法を提供するもの
である。
発明の構成
本発明は、ソース、ドレイン、ゲート形成領域に高濃度
イオン注入層を形成し、好ましくはソース、ゲート形成
領域間の距離をもとにして高濃度イオン注入条件を設定
するものである。本発明【よればソース、ゲート電極間
の直列抵抗が減少でき、かつゲート容量の増大、ゲート
耐圧の減少が防止でき５ＢＦＥＴの最大発振周波数が向
上し、又本発明の製造方法による５ＢＦＥＴを集積回路
に用いることで伝播遅延時間、？に費電力を減少せしめ
ることが出来るものである。
イオン注入層を形成し、好ましくはソース、ゲート形成
領域間の距離をもとにして高濃度イオン注入条件を設定
するものである。本発明【よればソース、ゲート電極間
の直列抵抗が減少でき、かつゲート容量の増大、ゲート
耐圧の減少が防止でき５ＢＦＥＴの最大発振周波数が向
上し、又本発明の製造方法による５ＢＦＥＴを集積回路
に用いることで伝播遅延時間、？に費電力を減少せしめ
ることが出来るものである。
実施例の説明
第３図（ａ）〜（ｈ）は本発明の一実施例における半導
体装置の製造工程時の断面図である。
体装置の製造工程時の断面図である。
まず半絶縁性ＧａＡｓ２１に所望の不純物濃度を有する
ｎ型半導体層２２を形成する（第３図（ａ））。
ｎ型半導体層２２を形成する（第３図（ａ））。
ｎ型半導体層２２の表面にシリコン窒化膜５ｉ３Ｎ４２
３を１０００人、シリコン酸化膜Ｓ ｚ Ｏ２２４を４
０００人形成する。５ｉ３Ｎ４２３，５ｉＯ２２４の膜
厚は第３図（ｄ）のイオン注入条件でマスク効果が充分
な厚みにせねばならない（第３図仇））。次に写真食刻
法を用いてＳ ｉ０２２４を除去しソース形成領域２５
．ドレイン領域形成２６．ゲート形成領域２７となる開
孔部を設ける（第３図（Ｃ））。ゲート領域となる開孔
部２７をホトレジスト２８で保護しＳ ｉ０２２４とホ
トレジスト２８をマスクとしてソース、ドレイン領域と
なる部分の５ｉ３Ｎ４２３を除去し、Ｓｔイオン２９を
加速電圧１５０ Ｋ５Ｖで１０ ｃｒｎ の濃度でイオ
ン注入しシリコン注入層３０を形成する（第３図（ｄ）
）。
３を１０００人、シリコン酸化膜Ｓ ｚ Ｏ２２４を４
０００人形成する。５ｉ３Ｎ４２３，５ｉＯ２２４の膜
厚は第３図（ｄ）のイオン注入条件でマスク効果が充分
な厚みにせねばならない（第３図仇））。次に写真食刻
法を用いてＳ ｉ０２２４を除去しソース形成領域２５
．ドレイン領域形成２６．ゲート形成領域２７となる開
孔部を設ける（第３図（Ｃ））。ゲート領域となる開孔
部２７をホトレジスト２８で保護しＳ ｉ０２２４とホ
トレジスト２８をマスクとしてソース、ドレイン領域と
なる部分の５ｉ３Ｎ４２３を除去し、Ｓｔイオン２９を
加速電圧１５０ Ｋ５Ｖで１０ ｃｒｎ の濃度でイオ
ン注入しシリコン注入層３０を形成する（第３図（ｄ）
）。
次にホトレジスト２８を除去し砒素の雰囲気ガス中で８
５０℃ で３０分間熱処理し、ソース、ドレイン領域と
なる高濃度ｎ型半導体層３１を形成する（第３図（ｅ）
）。ソース、ドレイン領域内に通常の写真食刻法とリフ
トオフ法を用いて、金−ゲルマニウム（Ａｕ −Ｇｅ
） からなる金属を蒸着し熱処理してソース電極３２
．ドレイン電極３３を形成する（第３図（ｆ））。第３
図（ｃ）で形成したゲート領域２７となる開孔部より大
きい開孔部をホトレジスト３４に写真食刻法を用いて開
孔し、５ｉｏ２２４をマスクとして５ｉ３Ｎ４２３を除
去して、ｎ型半導体層２２を露出して、ゲート電極とな
るアルミニウム（Ａｌ）３５を蒸着しリフトオフ法を用
いてゲート電極３６を形成する（第３図化））○本実流
例によれば、第３図（Ｃ）でソース形成領域２５、ドレ
イン領域形成２６．ゲート形成領域２７となる部分を開
孔しているので、自己整合法でソース領域、ドレイン領
域となる高濃度ｎ型半導体層３１．及びゲート電極３６
を形成することができ、ソース、ゲート間距離Ｌ（第３
図（Ｃ））によってイオン注入条件を決めることでンー
ス、グート間抵抗を減少させ、ゲート容量の増大、ゲー
ト耐圧の低下のないＦＥＴを形成できるもので、新しい
方法である。
５０℃ で３０分間熱処理し、ソース、ドレイン領域と
なる高濃度ｎ型半導体層３１を形成する（第３図（ｅ）
）。ソース、ドレイン領域内に通常の写真食刻法とリフ
トオフ法を用いて、金−ゲルマニウム（Ａｕ −Ｇｅ
） からなる金属を蒸着し熱処理してソース電極３２
．ドレイン電極３３を形成する（第３図（ｆ））。第３
図（ｃ）で形成したゲート領域２７となる開孔部より大
きい開孔部をホトレジスト３４に写真食刻法を用いて開
孔し、５ｉｏ２２４をマスクとして５ｉ３Ｎ４２３を除
去して、ｎ型半導体層２２を露出して、ゲート電極とな
るアルミニウム（Ａｌ）３５を蒸着しリフトオフ法を用
いてゲート電極３６を形成する（第３図化））○本実流
例によれば、第３図（Ｃ）でソース形成領域２５、ドレ
イン領域形成２６．ゲート形成領域２７となる部分を開
孔しているので、自己整合法でソース領域、ドレイン領
域となる高濃度ｎ型半導体層３１．及びゲート電極３６
を形成することができ、ソース、ゲート間距離Ｌ（第３
図（Ｃ））によってイオン注入条件を決めることでンー
ス、グート間抵抗を減少させ、ゲート容量の増大、ゲー
ト耐圧の低下のないＦＥＴを形成できるもので、新しい
方法である。
第４図はソース、ゲート間の距離りとソース。
ゲート抵抗Ｒｓｑ、ゲート容量Ｃｓｇ の関係を示す
ものである。高濃度ｎ型半導体層３１を形成するだめの
イオン注入条件はＳｔ イオンを１５ｏＫｌｖで１０ｃ
ｒＩＬ 注入し、８６０℃で２０分間熱処理している
ｏ Ｇ ａ Ａ ｓ Ｓ Ｂ Ｆ Ｅ Ｔ ｆｌ−１
： Ｅ Ｆ Ｅ Ｔでしきい値電圧ＶＴ＝ｏ、１Ｖ、
ゲート長１μｍ、ゲート巾２ｏμｍである。第４図
から明らかな様にＬ＝１ｐｍの場合はＳｔイオンを１６
０ＫｌＶで１０ （ｍ の注入条件を選ぶことでＲ
ｓｇ 、Ｃｓｇの小さいＧａＡｇ ５ＢＦＥＴが得ら
れる。又Ｌ＝２μｍのときも注入条件を選定することで
Ｌ＝１μｍのときと同様のＲｓｑ、Ｃｓｑ 力５得ら
れ、Ｌ＝２μｍのときの注入条件は１５０ＫＩＶで４ｘ
１０ ｃｒｒ＊ であった。このように、Ｌをもと
にしてその後の製造条件を設定すれば、高精度にＦＥＴ
を作成することが可能となる。
ものである。高濃度ｎ型半導体層３１を形成するだめの
イオン注入条件はＳｔ イオンを１５ｏＫｌｖで１０ｃ
ｒＩＬ 注入し、８６０℃で２０分間熱処理している
ｏ Ｇ ａ Ａ ｓ Ｓ Ｂ Ｆ Ｅ Ｔ ｆｌ−１
： Ｅ Ｆ Ｅ Ｔでしきい値電圧ＶＴ＝ｏ、１Ｖ、
ゲート長１μｍ、ゲート巾２ｏμｍである。第４図
から明らかな様にＬ＝１ｐｍの場合はＳｔイオンを１６
０ＫｌＶで１０ （ｍ の注入条件を選ぶことでＲ
ｓｇ 、Ｃｓｇの小さいＧａＡｇ ５ＢＦＥＴが得ら
れる。又Ｌ＝２μｍのときも注入条件を選定することで
Ｌ＝１μｍのときと同様のＲｓｑ、Ｃｓｑ 力５得ら
れ、Ｌ＝２μｍのときの注入条件は１５０ＫＩＶで４ｘ
１０ ｃｒｒ＊ であった。このように、Ｌをもと
にしてその後の製造条件を設定すれば、高精度にＦＥＴ
を作成することが可能となる。
実施例ではＳ ｉＮ ２３ 、 Ｓ １０２２４
の絶縁 ４ 膜の２層構造にしだが、Ｓｉ３Ｎ４と金属例えばＴｉ、
Ｃｒ等を用いても良いし、又絶縁膜の一層構造にしても
良い。一層構造の場合にはイオン注入のマスクとなる材
料厚みを設定する必要がある。
の絶縁 ４ 膜の２層構造にしだが、Ｓｉ３Ｎ４と金属例えばＴｉ、
Ｃｒ等を用いても良いし、又絶縁膜の一層構造にしても
良い。一層構造の場合にはイオン注入のマスクとなる材
料厚みを設定する必要がある。
第３図（Ｃ）で １３Ｎ４２３を残存しだが、除去して
も良い。第３図（ｄ）で５ｉ３Ｎ４２３を除去して後イ
オン注入しだが、Ｓ ｒ ３Ｎ ４膜を残存し、Ｓｉ３
Ｎ４を通して注入しても良い。すなわ゛ち、本発明は実
施例で限定されるものではない。
も良い。第３図（ｄ）で５ｉ３Ｎ４２３を除去して後イ
オン注入しだが、Ｓ ｒ ３Ｎ ４膜を残存し、Ｓｉ３
Ｎ４を通して注入しても良い。すなわ゛ち、本発明は実
施例で限定されるものではない。
発明の効果
以上実施例で説明１〜だ様に、本発明は、ソース。
ドレインゲート領域となる開孔部を同時に形成し、自己
整合法で高濃度ｎ型半導体層とショットキ電極を形成し
ているので、ソース、ゲート電極間の直列抵抗が減少で
き、かつゲート容量の増大、ゲート耐圧の減少が防止で
き、５ＢＦＥＴの最大発振周波数が向上する。又本発明
の製造方法による５ＢＦＥＴを集積回路に用いることで
伝播遅延時間、消費電力を減少せしめることが出来る。
整合法で高濃度ｎ型半導体層とショットキ電極を形成し
ているので、ソース、ゲート電極間の直列抵抗が減少で
き、かつゲート容量の増大、ゲート耐圧の減少が防止で
き、５ＢＦＥＴの最大発振周波数が向上する。又本発明
の製造方法による５ＢＦＥＴを集積回路に用いることで
伝播遅延時間、消費電力を減少せしめることが出来る。
なお、以上本発明の一実施例として、ＧａＡｓを用いて
説明したが、他の半導体材料例えばシリコン、インジウ
ム−砒素−燐混晶等を用いた５ＢＦＥＴに適用できるこ
とは云うまでもない。
説明したが、他の半導体材料例えばシリコン、インジウ
ム−砒素−燐混晶等を用いた５ＢＦＥＴに適用できるこ
とは云うまでもない。
第１図は従来のリセス構造を有する半導体装置の構造図
、第２図（、）〜（Ｃ）は従来の自己整合法による半導
体装置の製造工程における断面図、第３図（、）〜（ｈ
）は本発明の実施例による半導体装置の製造方法を示す
製造工程時の断面図、第４図は同装置におけるソース、
ゲート間電極りとソース、ケート抵抗、ゲート容量の関
係を示す図である。 ２１・・・・・・半絶縁性ＧａＡｓ、 ２２・・・・
・・ｎ型半導体層、２３・・・・・・シリコン窒化膜、
２４・・・・・・シリコン酸化膜、２５・・・・・・ソ
ース形成領域、２６・・・・・・ドレイン形成領域、２
７・・・・・・ゲート形成領域、２８．３４・・・・・
・ホトレジスト、２９・・・・・・Ｓｉイオン、３ｏ・
・・・・・シリコン注入層、３１・・・・・・高濃度ｎ
型半導体層、３２・・・・・・ソース電極、３３・・・
・・・ドレイン電極、３５・・・・・・アルミニウム、
３６・・・・・・ゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 ２ 第３図 第４図 Ｌ（）Ｌｍノ
、第２図（、）〜（Ｃ）は従来の自己整合法による半導
体装置の製造工程における断面図、第３図（、）〜（ｈ
）は本発明の実施例による半導体装置の製造方法を示す
製造工程時の断面図、第４図は同装置におけるソース、
ゲート間電極りとソース、ケート抵抗、ゲート容量の関
係を示す図である。 ２１・・・・・・半絶縁性ＧａＡｓ、 ２２・・・・
・・ｎ型半導体層、２３・・・・・・シリコン窒化膜、
２４・・・・・・シリコン酸化膜、２５・・・・・・ソ
ース形成領域、２６・・・・・・ドレイン形成領域、２
７・・・・・・ゲート形成領域、２８．３４・・・・・
・ホトレジスト、２９・・・・・・Ｓｉイオン、３ｏ・
・・・・・シリコン注入層、３１・・・・・・高濃度ｎ
型半導体層、３２・・・・・・ソース電極、３３・・・
・・・ドレイン電極、３５・・・・・・アルミニウム、
３６・・・・・・ゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 ２ 第３図 第４図 Ｌ（）Ｌｍノ
Claims (6)
- （１）活性層が形成されている半導体基板に一層以上の
膜を形成する第１の工程、前記膜にソース。 ドレイン、ゲート形成領域となる開孔部を同時に形成す
る第２の工程、前記ソース、ドレイン形成領域に高濃度
イオン注入層を形成する第３の工程、前記第１の工程で
形成したソース、ドレイン形成領域内にオーミック電極
を形成す゛る第４の工程、前記第２の工程で形成したゲ
ート領域にショットキ電極を形成する第５の工程を含む
ことを特徴とする半導体装置の製造方法。 - （２）膜が基板に接する第１層、前記第１層に接する第
２層よりなり、少なくとも前記第２層にソース、ドレイ
ン、ゲート形成領域となる開孔部を同時に形成し、前記
第１層をイオン注入のマスクとしてソース、ドレイン形
成領域に高濃度イオン注入層を形成することを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製造方法
。 - （３）第１層、第２層が絶縁膜であることを特徴とする
特許請求の範囲第２項に記載の半導体装置の製造方法。 - （４）第１層がシリコン窒化膜、第２層がシリコン酸化
膜であることを特徴とする特許請求の範囲第２項に記載
の半導体装置の製造方法。 - （５）第１の膜が絶縁膜で、第２層が金属膜であること
を特徴とする特許請求の範囲第２項に記載の半導体装置
の製造方法。 - （６） ソース、ドレイン形成領域に高濃度イオン注
入層を形成する第３の工程において、第２の工程で形成
された開孔部のソース、ゲート形成領域間の距離をもと
にして前記高濃度注入層のイオン注入条件を設定するこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221423A JPS59111372A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221423A JPS59111372A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59111372A true JPS59111372A (ja) | 1984-06-27 |
Family
ID=16766504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221423A Pending JPS59111372A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111372A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188972A (ja) * | 1985-02-15 | 1986-08-22 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ、およびその製造方法 |
| JPS61188971A (ja) * | 1985-02-15 | 1986-08-22 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ、およびその製造方法 |
| JPS61219177A (ja) * | 1985-03-25 | 1986-09-29 | Sumitomo Electric Ind Ltd | シヨツトキ−ゲ−ト電界効果トランジスタ及びその製造方法 |
-
1982
- 1982-12-16 JP JP57221423A patent/JPS59111372A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188972A (ja) * | 1985-02-15 | 1986-08-22 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ、およびその製造方法 |
| JPS61188971A (ja) * | 1985-02-15 | 1986-08-22 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ、およびその製造方法 |
| JPH0330984B2 (ja) * | 1985-02-15 | 1991-05-01 | Sumitomo Electric Industries | |
| JPS61219177A (ja) * | 1985-03-25 | 1986-09-29 | Sumitomo Electric Ind Ltd | シヨツトキ−ゲ−ト電界効果トランジスタ及びその製造方法 |
| JPH0330985B2 (ja) * | 1985-03-25 | 1991-05-01 | Sumitomo Electric Industries |
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