JPH01208870A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH01208870A JPH01208870A JP3445788A JP3445788A JPH01208870A JP H01208870 A JPH01208870 A JP H01208870A JP 3445788 A JP3445788 A JP 3445788A JP 3445788 A JP3445788 A JP 3445788A JP H01208870 A JPH01208870 A JP H01208870A
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Landscapes
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置の製造方法に関する。
化合物半導体を用いた電界効果トランジスタ、特に砒化
ガリウム（ＧａＡｓ）を用いたショットき障壁ゲート型
電界効果トラジスタ（以下ＭＥＳＦＥＴという）は、高
速動作が可能であり、高周波増幅器また高集積回路の基
本素子として用いられている。
ガリウム（ＧａＡｓ）を用いたショットき障壁ゲート型
電界効果トラジスタ（以下ＭＥＳＦＥＴという）は、高
速動作が可能であり、高周波増幅器また高集積回路の基
本素子として用いられている。
ＧａＡｓを用いたＭＥＳＦＥＴの動作層は、今迄はイオ
ン注入法により形成されていた。しかし最近、相互コン
ダクタンスｇｍの増加を図るため、ＭＯＣＶＤ法やＭＢ
Ｅ法を用いて、高濃度の不純物を有する動作層を形成す
る方法が用いられるようになった。
ン注入法により形成されていた。しかし最近、相互コン
ダクタンスｇｍの増加を図るため、ＭＯＣＶＤ法やＭＢ
Ｅ法を用いて、高濃度の不純物を有する動作層を形成す
る方法が用いられるようになった。
この方法では、第３図（ａ）、（ｂ）に示すように、Ｇ
ａＡｓからなる半絶縁性基板６上に、ＭＯＣＶＤ法また
はＭＢＥ法で動作層４となるＧ ’ａ Ａ ｓ結晶層を
形成したのち、動作層４及びソース・ドレイン形成領域
を除く、不要のＧａＡｓ結晶層を除去する。次でＧａＡ
ｓ結晶層を横切って半絶縁性基板６上に延在するゲート
電極１を形成する。
ａＡｓからなる半絶縁性基板６上に、ＭＯＣＶＤ法また
はＭＢＥ法で動作層４となるＧ ’ａ Ａ ｓ結晶層を
形成したのち、動作層４及びソース・ドレイン形成領域
を除く、不要のＧａＡｓ結晶層を除去する。次でＧａＡ
ｓ結晶層を横切って半絶縁性基板６上に延在するゲート
電極１を形成する。
以下このゲート電極１と半絶縁性基板６表面を覆うレジ
スト膜をマスクとし、ＧａＡｓ結晶層にＳｉをイオン注
入してｎ＋層５からなるソース・ドレインを形成し、更
にこの上にソース電極２及びトレイン電極３を形成して
ＭＥＳＦＥＴを完成させていた。
スト膜をマスクとし、ＧａＡｓ結晶層にＳｉをイオン注
入してｎ＋層５からなるソース・ドレインを形成し、更
にこの上にソース電極２及びトレイン電極３を形成して
ＭＥＳＦＥＴを完成させていた。
上述した従来のＭＥＳＦＥＴの製造方法においては、第
３図（ａ）、（ｂ）に示したように、半絶縁性基板６上
に動作層４及びｎ＋層５となるＧａＡｓ結晶層が形成さ
れる。従って、ゲート電極１は、動作層４と半絶縁性基
板６とで形成される段差の部分にも形成されることにな
る。このため、ゲート電極加工のレジスト工程が困難と
なり、精度良くゲート電極１を形成することができない
という欠点がある。特に微細寸法のゲート電極は形成で
きなくなる。
３図（ａ）、（ｂ）に示したように、半絶縁性基板６上
に動作層４及びｎ＋層５となるＧａＡｓ結晶層が形成さ
れる。従って、ゲート電極１は、動作層４と半絶縁性基
板６とで形成される段差の部分にも形成されることにな
る。このため、ゲート電極加工のレジスト工程が困難と
なり、精度良くゲート電極１を形成することができない
という欠点がある。特に微細寸法のゲート電極は形成で
きなくなる。
本発明の目的は、ゲート電極を精度良く容易に形成する
ことのできる化合物半導体装置の製造方法を提供するこ
とにある。
ことのできる化合物半導体装置の製造方法を提供するこ
とにある。
本発明の化合物半導体装置の製造方法は、半絶縁性基板
上に絶縁膜を形成したのちパターニングし素子形成領域
となる開口部を形成する工程と、前記開口部内に選択的
に半導体結晶層を形成する工程と、前記半導体結晶層上
に該半導体結晶層を横切って前記絶縁膜上に延在するゲ
ート電極を形成する工程とを含んで構成される。
上に絶縁膜を形成したのちパターニングし素子形成領域
となる開口部を形成する工程と、前記開口部内に選択的
に半導体結晶層を形成する工程と、前記半導体結晶層上
に該半導体結晶層を横切って前記絶縁膜上に延在するゲ
ート電極を形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、また第２図
は完成したときの平面１図であり、第１図（Ｃ）はその
Ａ−Ａ’線断面図である。
めの工程順に示した半導体チップの断面図、また第２図
は完成したときの平面１図であり、第１図（Ｃ）はその
Ａ−Ａ’線断面図である。
まず、第１図（ａ）に示すように、ＧａＡｓからなる半
絶縁性基板６の表面全面にプラズマＣＤＶ法で窒化シリ
コン膜７を０，２５μｍの膜厚で被着する。この膜厚は
、後の工程で形成する動作層の膜厚と一致させる。次に
、ドライエツチング法で選択的に窒化シリコン膜７をエ
ツチングし、素子形成領域となる開口部１０を形成する
。
絶縁性基板６の表面全面にプラズマＣＤＶ法で窒化シリ
コン膜７を０，２５μｍの膜厚で被着する。この膜厚は
、後の工程で形成する動作層の膜厚と一致させる。次に
、ドライエツチング法で選択的に窒化シリコン膜７をエ
ツチングし、素子形成領域となる開口部１０を形成する
。
次に、第１図（ｂ）に示すように、開口部１０に露出し
た半絶縁性基板６の表面上にまず不純物を混入していな
いＧａＡｓ層を０．２μｍの厚さに、続いて、５Ｘ１０
１７ｃｍ−’のＳｉ不純物を有するＧ ａ Ａ ｓ Ｊ
＠を０．０５μｍの厚さに連続してＭＯＣＶＤ法で成長
させ、ＧａＡｓ結晶層４Ａを形成する。次で、スパッタ
法でタングステンシリサイド＜ＷＳｉ）を基板表面全面
に被着した後、ＣＦ４を用いたドライエツチング法でゲ
ート領域以外のタングステンシリサイド膜を除去し、Ｇ
ａ Ａ ｓ結晶層４Ａを横切って窒化シリコン膜７上
に延在するゲート電極１を形成する。
た半絶縁性基板６の表面上にまず不純物を混入していな
いＧａＡｓ層を０．２μｍの厚さに、続いて、５Ｘ１０
１７ｃｍ−’のＳｉ不純物を有するＧ ａ Ａ ｓ Ｊ
＠を０．０５μｍの厚さに連続してＭＯＣＶＤ法で成長
させ、ＧａＡｓ結晶層４Ａを形成する。次で、スパッタ
法でタングステンシリサイド＜ＷＳｉ）を基板表面全面
に被着した後、ＣＦ４を用いたドライエツチング法でゲ
ート領域以外のタングステンシリサイド膜を除去し、Ｇ
ａ Ａ ｓ結晶層４Ａを横切って窒化シリコン膜７上
に延在するゲート電極１を形成する。
次に第１図（ｃ）及び第２図に示すように、ゲート電ｆ
！１をマスクとしてＧａＡｓ結晶［４Ａに、Ｓｉイオン
を１５０ｋｅｖ、５Ｘ１０１３ｃｙｎ−２の条件でイオ
ン注入した後、ＡＳＨ３雰囲気で８００°Ｃｌ２Ｏ分の
熱処理を行い、イオン注入不純物の活性化を行って高濃
度不純物層であるｎ′″層５を形成する。この時、ゲー
ト電極１下のＧａＡｓ結晶層は動作層４となる。次でｎ
”１５上に、ＡｕＧｅ−Ｎｉの金属層からなるソース電
極２及びドレイン電極３を形成し、ＦＥＴを完成させる
。
！１をマスクとしてＧａＡｓ結晶［４Ａに、Ｓｉイオン
を１５０ｋｅｖ、５Ｘ１０１３ｃｙｎ−２の条件でイオ
ン注入した後、ＡＳＨ３雰囲気で８００°Ｃｌ２Ｏ分の
熱処理を行い、イオン注入不純物の活性化を行って高濃
度不純物層であるｎ′″層５を形成する。この時、ゲー
ト電極１下のＧａＡｓ結晶層は動作層４となる。次でｎ
”１５上に、ＡｕＧｅ−Ｎｉの金属層からなるソース電
極２及びドレイン電極３を形成し、ＦＥＴを完成させる
。
このように本実施例においては、半絶縁性基板６上の窒
化シリコン膜７に形成した素子形成領域となる開口部１
０内に、ＧａＡｓ結晶層４Ａを形成しているため、Ｇａ
Ａｓ結晶層４Ａと窒化シリコン膜７の表面とは平坦にな
る。従って、このＧａＡｓ結晶層４Ａを横切って窒化シ
リコン膜７上に延在して形成されるゲート電極１は、容
易に精度良く形成できる。
化シリコン膜７に形成した素子形成領域となる開口部１
０内に、ＧａＡｓ結晶層４Ａを形成しているため、Ｇａ
Ａｓ結晶層４Ａと窒化シリコン膜７の表面とは平坦にな
る。従って、このＧａＡｓ結晶層４Ａを横切って窒化シ
リコン膜７上に延在して形成されるゲート電極１は、容
易に精度良く形成できる。
上記実施例では耐熱性のゲート電極を有するＭＥＳＦＥ
Ｔの場合について説明したが、本発明はこの構造のＦＥ
Ｔのほか、例ばばＡ４７ゲートを用いたＦＥＴ、さらに
ヘテロ構造のＦＥＴにも適用できる。また、ＧａＡｓ結
晶層の成長にＭＯＣＶＤ法を用いたが、ＭＢＦ、法等他
の成長方法を用いてもよいことは勿論である。
Ｔの場合について説明したが、本発明はこの構造のＦＥ
Ｔのほか、例ばばＡ４７ゲートを用いたＦＥＴ、さらに
ヘテロ構造のＦＥＴにも適用できる。また、ＧａＡｓ結
晶層の成長にＭＯＣＶＤ法を用いたが、ＭＢＦ、法等他
の成長方法を用いてもよいことは勿論である。
以上説明したように本発明は、半絶縁性基板上の絶縁膜
に素子形成領域となる開口部を形成し、この開口部内に
半導体結晶層を形成して表面を平坦化することにより、
この半導体結晶層を横切って絶縁膜上に延在する化合物
半導体装置のゲート電極を、容易に精度良く形成できる
という効果がある。
に素子形成領域となる開口部を形成し、この開口部内に
半導体結晶層を形成して表面を平坦化することにより、
この半導体結晶層を横切って絶縁膜上に延在する化合物
半導体装置のゲート電極を、容易に精度良く形成できる
という効果がある。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は本
発明の一実施例を説明するための半導体チップの平面図
、第３図（ａ）、（ｂ）は従来の化合物半導体装置の平
面図及びＢ−Ｂ’線断面図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４Ａ・・・ＧａＡｓ結晶層、４・・・動作
層、５・・・ｎ＋層、６・・・半絶縁性基板、７・・・
窒化シリコン膜。
めの工程順に示した半導体チップの断面図、第２図は本
発明の一実施例を説明するための半導体チップの平面図
、第３図（ａ）、（ｂ）は従来の化合物半導体装置の平
面図及びＢ−Ｂ’線断面図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４Ａ・・・ＧａＡｓ結晶層、４・・・動作
層、５・・・ｎ＋層、６・・・半絶縁性基板、７・・・
窒化シリコン膜。
Claims (1)
- 半絶縁性基板上に絶縁膜を形成したのちパターニング
し素子形成領域となる開口部を形成する工程と、前記開
口部内に選択的に半導体結晶層を形成する工程と、前記
半導体結晶層上に該半導体結晶層を横切って前記絶縁膜
上に延在するゲート電極を形成する工程とを含むことを
特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3445788A JPH01208870A (ja) | 1988-02-16 | 1988-02-16 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3445788A JPH01208870A (ja) | 1988-02-16 | 1988-02-16 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208870A true JPH01208870A (ja) | 1989-08-22 |
Family
ID=12414780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3445788A Pending JPH01208870A (ja) | 1988-02-16 | 1988-02-16 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410436A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
-
1988
- 1988-02-16 JP JP3445788A patent/JPH01208870A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410436A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
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