JPS60260159A - 半導体装置 - Google Patents
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- JPS60260159A JPS60260159A JP11602284A JP11602284A JPS60260159A JP S60260159 A JPS60260159 A JP S60260159A JP 11602284 A JP11602284 A JP 11602284A JP 11602284 A JP11602284 A JP 11602284A JP S60260159 A JPS60260159 A JP S60260159A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 20
- 238000000034 method Methods 0.000 abstract description 7
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000010276 construction Methods 0.000 abstract 1
- 230000002349 favourable effect Effects 0.000 abstract 1
- 238000001459 lithography Methods 0.000 abstract 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 9
- 239000010931 gold Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 産業上の利用分野
本発明はＭ Ｅ Ｓ （Ｍｅｔａｌ−５ｅｍｉｃｏｎｄ
ｕｃｔｏｒ）構造のＦ Ｅ Ｔ （Ｆｉｅｌｄ ｌ１ｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）を有する半導体装置
に関する。
ｕｃｔｏｒ）構造のＦ Ｅ Ｔ （Ｆｉｅｌｄ ｌ１ｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）を有する半導体装置
に関する。
ＭＥＳ−ＦＥＴは接合型ＦＥＴの１種でゲート電極のｐ
ｎ接合に、金属−半導体の接触により形成されるショッ
トキー障壁（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ）を用
いており、５Ｂ−ＦＥＴとも呼ばれている。
ｎ接合に、金属−半導体の接触により形成されるショッ
トキー障壁（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ）を用
いており、５Ｂ−ＦＥＴとも呼ばれている。
半導体として珪素（Ｓｉ）、ガリウム・、砒素（ＧａＡ
ｓ） 。
ｓ） 。
インジウム・燐（１ｎＰ）等が用いられるが、現状では
ＧａＡｓが主流を占めているため、単にＧａＡｓ −Ｆ
ＥＴとも呼ばれている。
ＧａＡｓが主流を占めているため、単にＧａＡｓ −Ｆ
ＥＴとも呼ばれている。
ＧａＡｓ−ＦＥＴは、ｍ−ｖ族化合物半導体の１種であ
るＧａＡｓを用い、これはＳｉに比し電子移動度が８倍
程度大きいため、マイクロ波帯の低雑音増幅や、高電力
増幅に使用されるようになり、バイポーラトランジスタ
以上の性能のものが出現するようになった。
るＧａＡｓを用い、これはＳｉに比し電子移動度が８倍
程度大きいため、マイクロ波帯の低雑音増幅や、高電力
増幅に使用されるようになり、バイポーラトランジスタ
以上の性能のものが出現するようになった。
（ｂｌ 従来の技術
第２図は従来例によるＭＥＳ−ＦＥＴの基本構造を示す
断面図である。
断面図である。
図において、半絶縁性基板１としてＧａＡｓ基板を用い
、その上にトランジスタ作用に与かる活性層２としてｎ
型ＧａＡｓ層と、ソースとドレイン領域を形成するコン
タクト層３としてｎ４型ＧａＡｓ層を順次被着する つぎに通常のりソゲラフイエ程によりバターニングして
、コンタクト層３のゲート形成部を除去し、活性層２の
上にケート電極４を、コンタクト層３の上にソース電極
５とドレイン電極６を形成する。
、その上にトランジスタ作用に与かる活性層２としてｎ
型ＧａＡｓ層と、ソースとドレイン領域を形成するコン
タクト層３としてｎ４型ＧａＡｓ層を順次被着する つぎに通常のりソゲラフイエ程によりバターニングして
、コンタクト層３のゲート形成部を除去し、活性層２の
上にケート電極４を、コンタクト層３の上にソース電極
５とドレイン電極６を形成する。
第３図は他の従来例によるＭＥＳ−ＦＥＴの基本構造を
示す断面図である。
示す断面図である。
図において、半絶縁性基＃−１としてＧａＡｓ基板を用
い、この表面よりイオン注入等による不純物導入を行い
、活性層２としてｎ型ＧａＡｓ層と、コンタクト層３と
してｎ°型ＧａＡｓ層とを半絶縁性基板ｌの内部に形成
し、活性層２の上にゲート電極４をコンタクト層３の上
にソース電極５とトレイン電極６を形成する。
い、この表面よりイオン注入等による不純物導入を行い
、活性層２としてｎ型ＧａＡｓ層と、コンタクト層３と
してｎ°型ＧａＡｓ層とを半絶縁性基板ｌの内部に形成
し、活性層２の上にゲート電極４をコンタクト層３の上
にソース電極５とトレイン電極６を形成する。
以上の構造のＭＥＳ−ＦＥＴではつぎのような欠点を有
する。
する。
１、コンタクト層３とゲート電極４の微細なパターニン
グが必要である。
グが必要である。
高集積化、高性能化に伴いパターンは微細化され、ソー
スとドレイン間の間隔がますます狭くなり、この微少間
隔内にソースとドレイン両方に間隔をおいてケートを配
設するために、一般にはゲート電極自身をパターニング
の際のマスクに用いる、所謂自己整合技術が用いられて
いるが、何れにしても高度の位置合わせ精度を必要とす
る。
スとドレイン間の間隔がますます狭くなり、この微少間
隔内にソースとドレイン両方に間隔をおいてケートを配
設するために、一般にはゲート電極自身をパターニング
の際のマスクに用いる、所謂自己整合技術が用いられて
いるが、何れにしても高度の位置合わせ精度を必要とす
る。
ｉｉ 、ソース抵抗Ｒ５が大きくなる。
上記のパターニングのための位置合わせ精度の制限から
ゲートとソースの間隔が広くなり、Ｒ３が大きくなる。
ゲートとソースの間隔が広くなり、Ｒ３が大きくなる。
Ｒ３が大きくなると、ドレイン電流１０５対ゲート電圧
Ｖ９Ｓの微分で表されるＦＥＴの相互コンダクタンスｇ
、が下がり、また雑音が増える。さらにＦＥＴの出力を
決める飽和電流（トルイン電圧 ＶＤＳに対する■。、
の飽和値）も小さくなる。
Ｖ９Ｓの微分で表されるＦＥＴの相互コンダクタンスｇ
、が下がり、また雑音が増える。さらにＦＥＴの出力を
決める飽和電流（トルイン電圧 ＶＤＳに対する■。、
の飽和値）も小さくなる。
Ｒｓを下げるためには活性層３のキャリア濃度Ｎと厚さ
ｄを大きくすればよいが、そうするとＩｒ１Ｓの立ち上
がり部に対応する■９８、即ちピンチオフ電圧１ｖｐｌ
が大きくなり過ぎて、動作上都合が悪くなる。
ｄを大きくすればよいが、そうするとＩｒ１Ｓの立ち上
がり部に対応する■９８、即ちピンチオフ電圧１ｖｐｌ
が大きくなり過ぎて、動作上都合が悪くなる。
Ｎ−Ｉ Ｘ １０”ｃｍ−”で、ｄ ＝２０００人程度
が限度であるため、比較的厚い活性層のゲート形成部の
み薄くするように第４図に示されるくぼみ（ｒｅｃｅｓ
ｓ）７を設け、くほみの中にゲート電極４を形成する構
造が一般に用いられている。
が限度であるため、比較的厚い活性層のゲート形成部の
み薄くするように第４図に示されるくぼみ（ｒｅｃｅｓ
ｓ）７を設け、くほみの中にゲート電極４を形成する構
造が一般に用いられている。
従って、製造工程は一層精度が要求され、複雑となる。
ｉｉｉ 、第３図の構造ではイオン注入工程を必要とす
る。
る。
製造工程にイオン注入を用いると、結晶格子にイオンが
衝突して結晶性を崩すため、アニールにより元に戻して
いるが完全に復元しないで、結晶の電気抵抗値は上がり
、トランジスタの雑音は大きくなる。
衝突して結晶性を崩すため、アニールにより元に戻して
いるが完全に復元しないで、結晶の電気抵抗値は上がり
、トランジスタの雑音は大きくなる。
ｔｃｌ ａ明が解決しようとする問題点自己整合技術を
用いた高度の位置合わせ精度と、イオン注入工程と、ゲ
ート近傍の活性層にくぼみを形成する工程とを必要とし
ないで、ソース抵抗を下げる構造のＦＥＴをめる。
用いた高度の位置合わせ精度と、イオン注入工程と、ゲ
ート近傍の活性層にくぼみを形成する工程とを必要とし
ないで、ソース抵抗を下げる構造のＦＥＴをめる。
ｆｄｌ 問題点を解決するための手段
上記問題点の解決は、基板上に間隔をおいて第１の半導
体層を配設し、該間隔を覆って該第１の半導体層上に該
第１の半導体層よりキャリア濃度の小さい第２の半導体
層を被着し、該第２の半導体層上に少なくとも該間隔領
域を覆ってゲート電極を設け、該第１の半導体層もしく
は該第２の半導体層にそれぞれソース、ドレイン電極を
設けてなることを特徴とする半導体装置により達成され
る。
体層を配設し、該間隔を覆って該第１の半導体層上に該
第１の半導体層よりキャリア濃度の小さい第２の半導体
層を被着し、該第２の半導体層上に少なくとも該間隔領
域を覆ってゲート電極を設け、該第１の半導体層もしく
は該第２の半導体層にそれぞれソース、ドレイン電極を
設けてなることを特徴とする半導体装置により達成され
る。
（ｅ） 作用
第１図は本発明によるＭＥ Ｓ −Ｆ ＥＴの基本構造
を示す断面図である。
を示す断面図である。
図において、半絶縁性基板１としてＧａＡｓ基板を用い
、その上に第１の半導体層に相当するコンタク１一層３
としてｎ１型ＧａＡｓ層を被着し、通常のりソゲラフイ
エ程によりコンタクト層３をパターニングして微少間隔
をあけてソースとドレイン領域を形成する。
、その上に第１の半導体層に相当するコンタク１一層３
としてｎ１型ＧａＡｓ層を被着し、通常のりソゲラフイ
エ程によりコンタクト層３をパターニングして微少間隔
をあけてソースとドレイン領域を形成する。
つぎにキャリア濃度の小さい第２の半導体層に相当する
活性層２としてｎ型ＧａＡｓ層を被着し、この上にゲー
ト電極４、ソース電極５、ドレイン電極６を形成する。
活性層２としてｎ型ＧａＡｓ層を被着し、この上にゲー
ト電極４、ソース電極５、ドレイン電極６を形成する。
８は窒化珪素Ｓｉ３Ｎ４よりなる絶縁層である。
以上の構造を有するＦＥＴにおいては、ケート電極４の
位置は活性層２を介して、少なくともコンタクト層３の
間隔の上にあればよく、コンタクト層３の上に重なって
もＦＥＴの動作に支障なく、それ故にＲ８を極めて小さ
くできる。
位置は活性層２を介して、少なくともコンタクト層３の
間隔の上にあればよく、コンタクト層３の上に重なって
もＦＥＴの動作に支障なく、それ故にＲ８を極めて小さ
くできる。
従って上記間隔に対するゲート電極の位置合わゼ精度も
緩やかでよく、さらにソース電極５とドレイン電極６は
活性層２を介してコンタクト層３の上にあればよいので
、ゲート電極４より十分間隔をとって配設することがで
きるため、高度の位置合わせ精度を必要としない。
緩やかでよく、さらにソース電極５とドレイン電極６は
活性層２を介してコンタクト層３の上にあればよいので
、ゲート電極４より十分間隔をとって配設することがで
きるため、高度の位置合わせ精度を必要としない。
ｔｆｌ 実施例
第５図は本発明によるＭＥＳ−ＦＥＴの基本構造を製造
工程順に示す断面図である。
工程順に示す断面図である。
第５図（ａｌにおいで、半絶縁性基板］としてＧａＡｓ
基板を用い、その上に窒化アルミニウム（ＡＩＮ）層９
を被着し、通常のりソゲラフイエ程によりパターニング
して該層９のソースとドレイン領域を３〜４μｍの間隔
をあけて除去する。
基板を用い、その上に窒化アルミニウム（ＡＩＮ）層９
を被着し、通常のりソゲラフイエ程によりパターニング
して該層９のソースとドレイン領域を３〜４μｍの間隔
をあけて除去する。
つぎに有機金属気相成長（ＭＯＣＶＩ））技術により第
１の半導体層に相当するコンタクト層３としてｎ＋型Ｇ
ａＡｓ層を基板１の上に成長する。ＡＩＮ層９上では多
結晶ＧａＡｓ層になり＾ＩＮ層９と共に除去する。
１の半導体層に相当するコンタクト層３としてｎ＋型Ｇ
ａＡｓ層を基板１の上に成長する。ＡＩＮ層９上では多
結晶ＧａＡｓ層になり＾ＩＮ層９と共に除去する。
第５図（ｂ）において、再度ＡＩＮ層１０を基板１の上
に被着して、該層ｌＯのＦＥＴ形成部を除去し、その上
に第２の半導体層に相当する活性層２としてｎ型ＧａＡ
ｓ層を２０００への厚さに成長する。このときもＡＩＮ
層１層上０上多結晶珪素層になりＡＩＮ層１０と共に除
去する。
に被着して、該層ｌＯのＦＥＴ形成部を除去し、その上
に第２の半導体層に相当する活性層２としてｎ型ＧａＡ
ｓ層を２０００への厚さに成長する。このときもＡＩＮ
層１層上０上多結晶珪素層になりＡＩＮ層１０と共に除
去する。
第５図（Ｃ１において、基板１の上にＳｉ：＋Ｌ層８を
被着し、ソースとドレインの抵抗性接続をとる部分を開
口し、ソース電極５とドレイン電極６として金／ケルマ
ニウム（Ａｕ／Ｇｅ）層を蒸着する。
被着し、ソースとドレインの抵抗性接続をとる部分を開
口し、ソース電極５とドレイン電極６として金／ケルマ
ニウム（Ａｕ／Ｇｅ）層を蒸着する。
第５図（ｄ）において、ゲート形成部のＳｉ３Ｎ４層８
を開口し、ケート電極４としてアルミニウム（Ａｌ）、
またはアルミニウム／チタン（Ａｌ／Ｔｉ）を蒸着する
。
を開口し、ケート電極４としてアルミニウム（Ａｌ）、
またはアルミニウム／チタン（Ａｌ／Ｔｉ）を蒸着する
。
以上でＦＥＴの構成を終わる。このような構成において
は、極端な場合第５図（ｅ）のように、ゲー［電極がソ
ース電極に重なるような状態でもＦＥ゛Ｆ動作は可能で
ある。
は、極端な場合第５図（ｅ）のように、ゲー［電極がソ
ース電極に重なるような状態でもＦＥ゛Ｆ動作は可能で
ある。
第６図は本発明による他の実施例を説明するＭＥ Ｓ
−Ｆ Ｅ Ｔの基本構造を示す断面図である。
−Ｆ Ｅ Ｔの基本構造を示す断面図である。
図は第１の半導体層、即ちコンタクト層３上にソース電
極５とドレイン電極６を設けた構造を示す。
極５とドレイン電極６を設けた構造を示す。
第７図＋ａｌ、 （ｂ）、 （ｃ）は本発明によるＭＥ
Ｓ−ＦＥ１゛の集積回路装置の１例を示す平面図、断面
図、等価回路図である。
Ｓ−ＦＥ１゛の集積回路装置の１例を示す平面図、断面
図、等価回路図である。
図はインバータを示し、１１はチタン／ 金（Ｔ ｉ
／Ａｕ）よりなる配線金属層を表す。
／Ａｕ）よりなる配線金属層を表す。
本発明による構造の集積回路装置によれば、図示されて
いないが、基板１上の活性層２の両端をコンタクト層３
上に被せて接続するごとにより抵抗の形成、コンタクト
層３と絶縁層を介してメタル層を設けて静電容量の形成
、また活性層２の上にアルミニウム層等を被着してＳ
Ｂ Ｄ （ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒ Ｄｉｏｄ
ｅ）の形成が可能で、回路構成は容易にできる。
いないが、基板１上の活性層２の両端をコンタクト層３
上に被せて接続するごとにより抵抗の形成、コンタクト
層３と絶縁層を介してメタル層を設けて静電容量の形成
、また活性層２の上にアルミニウム層等を被着してＳ
Ｂ Ｄ （ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒ Ｄｉｏｄ
ｅ）の形成が可能で、回路構成は容易にできる。
また第２図の実施例による構造では、基板上の方向によ
り活性層２の側面のエツチング面がオーバハングして、
この上に被着する層の段差被覆を阻害するため集積回路
のレイアウト上制約を受けるが、本発明によればあらゆ
る方向に配線可能である。
り活性層２の側面のエツチング面がオーバハングして、
この上に被着する層の段差被覆を阻害するため集積回路
のレイアウト上制約を受けるが、本発明によればあらゆ
る方向に配線可能である。
さらにコンタクト層３を薄くすることにより基板の平坦
性をよくすることができる。
性をよくすることができる。
（ｇｌ 売切の効果
以上詳細に説明したように本発明によれば、自己整合技
術を用いた高度の位置合わせ精度と、イオン注入工程と
、ゲート近傍の活性層にくぼみを形成する工程とを必要
としないで、ソース抵抗を下げる構造のＦＥＴを有する
半導体装置を得ることができる。
術を用いた高度の位置合わせ精度と、イオン注入工程と
、ゲート近傍の活性層にくぼみを形成する工程とを必要
としないで、ソース抵抗を下げる構造のＦＥＴを有する
半導体装置を得ることができる。
特に集積回路に適用して平坦性、レイアウトの任意性を
向上し、また光素子との整合性もよく。
向上し、また光素子との整合性もよく。
Ｅ Ｉ Ｃ（Ｏｐｔｏｅｒｅｃｔｒｏｎ４ｃｓ ＩＧ）
の構成に極めて有用である。
の構成に極めて有用である。
第１図は本発明によるＭＥＳ−ＦＥＴの基本構造を示す
断面図、 第２図は従来例によるＭＥＳ−ＦＥＴの基本構造を示す
断面図、 第３図は他の従来例によるＭＥＳ−ＦＥＴの基本構造を
示す断面図、 第４図はくぼみ（ｒｅｃｅｓｓ）の説明図、第５図は本
発明によるＭＥＳ−ＦＥＴの基本構造を製造工程順に示
す断面図、 ９は窒化アルミニウム（ＡＩＮ）層、 第６図は本発明による他の実施例を説明するＭＥＳ−Ｆ
ＥＴの基本構造を示す断面図、第７図は本発明によるＭ
ＥＳ−ＦＥＴの集積回路装置の１例を示す平面図、断面
図、等価回路図である。 図において、 １は半絶縁性基板、 ２は活性層（ｎ型ＧａＡｓ層）、 ３はコンタクト層（ｎ４型ＧａＡｓ層）４はゲート電極
、５はソース電極、 ６はドレイン電極、７はくぼみ（ｒｅｃｅｓｓ）、８は
絶縁層（ＳｉＪａ層）、 ９．１０はへ１Ｎ層、 １１はＴ＋／八Ｕ層を示す。 充１ 図 第５図 邦 ６ 図 邦 ７ 図
断面図、 第２図は従来例によるＭＥＳ−ＦＥＴの基本構造を示す
断面図、 第３図は他の従来例によるＭＥＳ−ＦＥＴの基本構造を
示す断面図、 第４図はくぼみ（ｒｅｃｅｓｓ）の説明図、第５図は本
発明によるＭＥＳ−ＦＥＴの基本構造を製造工程順に示
す断面図、 ９は窒化アルミニウム（ＡＩＮ）層、 第６図は本発明による他の実施例を説明するＭＥＳ−Ｆ
ＥＴの基本構造を示す断面図、第７図は本発明によるＭ
ＥＳ−ＦＥＴの集積回路装置の１例を示す平面図、断面
図、等価回路図である。 図において、 １は半絶縁性基板、 ２は活性層（ｎ型ＧａＡｓ層）、 ３はコンタクト層（ｎ４型ＧａＡｓ層）４はゲート電極
、５はソース電極、 ６はドレイン電極、７はくぼみ（ｒｅｃｅｓｓ）、８は
絶縁層（ＳｉＪａ層）、 ９．１０はへ１Ｎ層、 １１はＴ＋／八Ｕ層を示す。 充１ 図 第５図 邦 ６ 図 邦 ７ 図
Claims (1)
- 基板上に間隔をおいて第１の半導体層を配設し、該間隔
を覆って該第１の半導体層上に該第１の半導体層よりキ
ャリア濃度の小さい第２の半導体層を被着し、該第２の
半導体層上に少なくとも該間隔領域を覆ってゲート電極
を設け、該第１の半導体層もしくは該第２の半導体層に
それぞれソース、ドレイン電極を設けてなることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11602284A JPS60260159A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11602284A JPS60260159A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60260159A true JPS60260159A (ja) | 1985-12-23 |
Family
ID=14676841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11602284A Pending JPS60260159A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314700A (ja) * | 1993-04-28 | 1994-11-08 | Nec Corp | 電界効果トランジスタ |
-
1984
- 1984-06-06 JP JP11602284A patent/JPS60260159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314700A (ja) * | 1993-04-28 | 1994-11-08 | Nec Corp | 電界効果トランジスタ |
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