KR100288896B1 - 금속 반도체 접합 전계 효과 트랜지스터 - Google Patents
금속 반도체 접합 전계 효과 트랜지스터 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000002184 metal Substances 0.000 title claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 18
- 230000005669 field effect Effects 0.000 title claims description 3
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 6
- 230000001186 cumulative effect Effects 0.000 claims abstract 3
- 229910052737 gold Inorganic materials 0.000 claims abstract 2
- 229910052697 platinum Inorganic materials 0.000 claims abstract 2
- 229910052719 titanium Inorganic materials 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 15
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 238000009825 accumulation Methods 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Abstract
MESFET은 WSiX, Ti, Pt, 및 Au막을 포함하며 MESFET의 게이트, 소오스 및 드레인 전극과 그의 내부연결을 설치하는 금속 누적층을 갖는다. MESFET의 기판은 기판체, 2×1018원자수/cm3농도로 Si로 도핑된 n+-GaAs로 만들어지는 제1반도체층 및 1×1019원자수/cm3농도로 Si로 도핑된 n+-InGaAs로 만들어지는 제2반도체층으로 형성된다. 소오스와 드레인 전극은 저항 접촉에서 제2반도체층과 접촉하며 반면에 게이트 전극은 제2반도체층에서 형성된 구멍을 통해 쇼트키 접촉에서 제1반도체층과 접촉한다. MESFET의 제조시 감소된 공정수를 얻을 수 있으며 그에 의해 MESFET의 제조비를 절감할 수 있다.
Description
제1(a)도 내지 제1(m)도는 MESFET 제조 과정의 연속 단계에서의 종래 MESFET의 단면도.
제2(a)도 내지 제2(f)도는 MESFET 제조 과정의 연속 단계에서의 본 발명의 실시예에 의한 MESFET의 단면도.
제3도는 제2(a)도 내지 제2(f)도의 실시예에 따른 MESFET의 실질적인 연결 배치를 도시하는 평면도.
제4도는 제3도의 선 A-A에서의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : SiO2막
4 : 게이트 전극 개구부 5 : 소오스 전극 개구부
6 : 드레인 전극 개구부 3,7 : 포토레지스트 패턴
8 : 접촉 구멍 101 : 기판체
102 : n+-GaAs층 103 : n+-In0.3Ga0.7As층
본 발명은 금속 반도체 접합 전계 효과 트랜지스터(이하 MESFET라 칭함)에 관한 것으로서, 좀 더 상세하게는 MESFET의 전극 구조에 관한 것이다.
MESFET의 제조시, 그의 전극과 배선을 형성키 위한 다양한 방법이 이용되고 있는 바, 우선 제1(a)도 내지 제1(k)도를 참조하여 종래의 GaAs MESFET의 제조방법을 설명키로 한다.
부호(100)로 표시된 GaAs 기판은 도핑되지 않은 GaAs(i-GaAs)로 된 기판체(101)와, Si를 2×1018원자수/cm3의 농도로 도핑하여 상기 기판체(101)상에 60nm의 두께로 형성된 n+-GaAs층(102)을 구비한다.
우선, 이 GaAs 기판(100)상에 SiO2막(2)을 300nm의 두께로 형성한다(제1(a)도). 이어서, 상기 SiO2막(2)상에 포토레지스트 패턴(26)을 형성하고, 이 포토레지스트 패턴(26)을 마스크로써 이용하여 CF4가스로 반응성 이온 에칭하여 상기 SiO2막(2)에 게이트 전극 개구부(27)를 형성한다(제1(b)도). 포토레지스트 패턴(26)을 제거한 후, 인산계 에칭물을 이용한 습식 에칭에 의해, 게이트 전극 개구부(27)내에 노출된 GaAs 기판(100)의 n+-GaAs층(102)의 표면부를 제거함으로서, 게이트 전극 개구부(27) 저부의 n+-GaAs층(102)상에 게이트 요부(28)를 형성한다(제1(c)도).
상기 게이트 요부(28)는 완성된 MESFET의 문턱 전압(threshold voltage)을 조정키 위해 형성된 것이다.
이어서, 고융점과 비교적 고저항의 WSiX금속막(29)을 스퍼터링에 의해 500nm의 두께로 증착하고(제1(d)도), SiO2막(2)과 함께 패터닝하고, 제2포토레지스트막(31)을 마스크를 이용하여 CF4및 SF6혼합 가스로 반응성 이온 에칭하여 게이트 전극(29A)을 형성하여, 따라서 n+-GaAs막(102)과의 사이에서 쇼트키 접촉(a Schottky contact：30)을 갖는 게이트 전극(29A)이 형성된다(제1(e)도). 이어서, 상기 제2포토레지스트 패턴(31)을 제거한 후, 게이트 전극(29A)을 덮는 제3포토레지스트 패턴(42)을 형성하고, 또한, 상기 제3포토레지스트 패턴(42)이 소오스 및 드레인 전극을 형성코자 하는 지점에서 n+-GaAs막(102)을 노출케 하는 개구부(43)를 갖게 한다. 이어서, 개구부(43)의 저부의 n+-GaAs막(102)의 표면을 포함한 전체면 상에 AuGe/Ni/Au막을 구비한 금속적층체(44)를 적층한다(제1(f)도). 이어서, 상기 제3포토레지스트 패턴(42)상에 형성된 금속 적층체(44)를 리프트 오프(lift off) 법에 의해 제거한다. 이어서 열처리를 행하여, n+-GaAs막(102)과 소오스 및 드레인 전극 사이에 합금옴접촉(44A)을 형성한다(제1(g)도).
그후, 전체면 상에 또다른 SiO2막(32)을 증착하고(제1(h)도), 평탄화를 행한다(제1(i)도). 이어서, 제4의 포토레지스트 패턴(33)을 마스크로써 이용하여 포토리소 그래픽법에 의해, SiO2막(32) 내에 게이트 전극 접촉구멍(34)과, 소오스 전극 접촉구멍(35) 및, 드레인 전극 구멍(36)을 형성한다(제1(j)도).
포토레지스트 패턴(33)을 제거한 후, 소오스 및 드레인을 위한 합금 옴접촉(44A)과 SiO2막(32)의 표면 및, 게이트 전극(29A)을 포함한 전체면 상에 Ti/Pt/Au막을 구비하고 저저항을 갖는 금속 적층체(37)를 적층한다(제1(k)도). 이어서, 제5의 포토레지스트 패턴(38)을 마스크로하여, 상기 금속 적층체(37)를 Ar 이온 밀링에 의해 패터닝함으로써, 소오스 전극(40)과, 게이트 배선(39) 및, 드레인 전극(41)을 얻는다(제1(l)도).
마지막으로, 제5의 포토레지스트 패턴(38)을 제거하여 완성된 MESFET을 얻는다(제1(m)도). 상기 Ti/Pt/Au 금속 적층체(39,40,41)는 저저항을 가지므로서, 완성된 MESFET의 고속 작동을 가능케한다.
전술한 바의 종래 MESFET의 제조방법의 경우, 다수의 적층과 포토리소 그래픽 공정을 필요로 함에 따라, MESFET 제조비의 상승을 초래한다.
이러한 관점에서, 본 발명의 목적은, 적층과 포토리소 그래픽 공정수를 감소시킴으로서, 저렴한 제조비로 제조할 수 있는 MESFET을 제공키 위한 것이다.
본 발명에 따른 MESFET은, 반도체 기판체와, 반도체 기판체 상에 형성되며, 반도체 기판의 일부분을 노출시키는 구멍을 갖는 제1층을 구비한 기판과, 제1층상에 형성되고, 제1, 제2 및 제3개구부가 연속 배치되고, 제2개구부가 반도체 기판의 일부분이 노출된 구멍 위에 배치되는 절연층 및, 절연층 상에 단일 금속 적층체로 형성되는 게이트 전극과, 소오스 전극 및 드레인 전극을 형성하며, 제1개구부와 제3개구부를 각각 통과하는 소오스 전극과 드레인 전극이 제1층과 옴접촉으로 접속하고, 제2개구부와 구멍을 통과하는 게이트 전극이 쇼트키 접촉으로 상기 반도체 기판체와 접속으로 이루어진다.
본 발명에 의한 MESFET 대로, 단일 금속 적층체가 게이트, 소오스 및 드레인 전극을 얻도록 패턴되어서, 증착과 포토리소 그래픽 공정 수가 감소될 수 있으므로 그로인해 MESFET의 제조비를 절감할 수 있다.
본 발명의 상술한 것 및 또다른 목적, 특성 및 장점은 다음의 설명에서 더 명백해진다.
이제, 본 발명의 바람직한 실시예를 유사 소자나 유사한 기능을 갖는 소자를 동일하거나 유사한 참조번호로 표시한 도면을 참조해서 기재한다.
제2(a)도 내지 제2(f)도는 본 발명의 실시예에 따른 MESFET의 제조 과정을 도시한다. 제2(a)도를 참조하면, 화합물 반도체 기판(1)은 도핑되지 않은 GaAs(i-GaAs)로 이루어진 기판체나 베이스(101)와 Si를 농도 2×1018원자수/cm3농도로 도핑하여 60nm 두께로 기판체(101) 상에 성장된 n+-GaAs층(102)과 Si를 농도 1×1019원자수/cm3로 도핑하여 두께 30nm로 n+-GaAs층(102)상에서 성장된 n+-In0.3Ga0.7As층(103)을 갖는다. GaAs 기판(1) 상에는, SiO2막(2)이 두께 300nm로 형성되어 있다.
SiO2막(2)에 형성된 제1포토레지스트 패턴(3)을 마스크로 사용하여 CF4가스로 반응성 이온 에칭함으로써 일렬로 연속 배열된 게이트 전극 개구부(4), 소오스 전극 개구부(5), 및 드레인 전극 개구부(6)가 SiO2막(2)에 형성된다(제2(b)도). 제1포토레지스트 패턴(3)을 제거한 후, 소오스 전극 개구부(5)와 드레인 전극 개구부(6)가 제2포토레지스트 패턴(7)으로 덮어진다. 이어서, 게이트 전극 개구부(4)에서 노출된 기판(1)의 n+-In0.3Ga0.7As층(103) 부분이 인산계 에칭물을 사용한 습식 에칭에 의해 제거됨으로써, n+-In0.3Ga0.7As층(103)에 구멍(8)이 형성되어 기판(1)의 n+-GaAs층(102)이 노출된다(제2(c)도).
계속해서, 도시된 바와 같이 저부에서부터 두께 50nm의 WSix막, 두께 10nm의 Ti막, 두께 30nm Pt막 및 두께 410nm의 Au막을 연속적으로 포함하는 WSiX/Ti/Pt/Au 금속 적층체(9)가 형성된다(제2(d)도). 금속 적층체(9)는 제2포토레지스트 패턴(13)을 마스크로 사용하여 Ar 이온 밀링에 의해 선택적으로 에칭됨으로써 소오스 전극(15) 및 드레인 전극(16)이 각각 n+-In0.3Ga0.7As층(103)과 옴접촉(11,12)을 형성하고, 게이트 전극(14)이 n+-GaAs층(102)과 쇼트키 접촉을 하도록 형성한다(제2(f)도). 금속 적층체(9)의 저면 WSiX막과 기판(1)의 n+-GaAs층(102)은 양호한 쇼트키 접촉을 형성하는 한편, 저면 WSiX막과 n+-In0.3Ga0.7As층(103)은 그 사이에 놓여진 어떤 합금 접촉없이 그 사이에서 아주 양호한 옴접촉을 형성한다.
상술한 바와 같이, 고융점을 갖는 WSiX막과 저저항을 갖는 Ti/Pt/Au막을 포함하는 WSiX/Ti/Pt/Au 적층체의 사용은, 게이트, 소오스 및 드레인 전극과 대응의 상호 접촉부가 금속 물질의 단일 조합으로부터 형성되도록 한다.
상술한 바와 같이 실시예에서는 약간의 변경이 가능하다. 예를 들면, 기판은 비도핑 기판체상에 형성된 이층구조 대신에 n+-GaAs 기판체와 단일 n+-InGaAs층으로 형성될 수 있다. 또한, n+-InGaAs층은 x가 0.1 내지 0.9 사이인 조성 InxGa1-xAs를 가질 수 있다. n+-GaAs층(102)에서 Si의 농도는 약 1×1017과 5×1018원자수/cm3사이의 범위이며 반면에 n+-InGaAs층(103)에서의 Si 농도는 약 1×1019내지 1×1020원자수/cm3사이의 범위일 수 있다. 또한, 기판의 제2층이, 예컨대 Ni 및 Ge을 포함하고, 옴접촉으로 제1층과 접촉하고 쇼트기 접촉으로 제1층과 접촉하는 게이트 전극용 홀을 갖는 합금막으로 구성된 기판이 사용될 수 있다. 제3도 및 제4도는 상술한 바에 의한 실시예에 따른 MESFET의 전극의 예증된 실질적인 레이아웃을 도시한다. 제3도는 전극과 MESFET의 상호 접촉부의 개략 평면도이며 반면에 제4도는 제3도에서 선 A-A를 따라 나타나는 단면도이다.
제3도 및 제4도는 구동 FET와 그에 의한 부하 FET를 포함하는 두개의 MESFET를 포함한다. 전극과 MESFET의 상호 접촉부는 제2(e)도에 도시된 단계에서 실행된 바와 같은 단일 패터닝 단계에 의해 단일 WSiX/Ti/Pt/Au 적층체로부터 형성된다. 부하 FET의 드레인 전극(17)과 소오스 전극(19)은 그 사이에 부하 FET의 게이트 전극(18)을 가지면서 서로 대치되며 반면에 구동 FET의 드레인 전극(19)과 소오스 전극(21)은 그 사이에 구동 FET의 게이트 전극(20)을 가지면서 서로 대치된다.
부하 FET의 소오스 전극(19)과 구동 FET의 드레인 전극(19)은 동일한 전극으로 제공된다. 다시 말하면, 전극(19)은 부하 FET의 소오스 전극과 구동 FET의 드레인 전극 양자로써 기능한다. 부하 FET의 게이트 전극(18)과 소오스 전극(19)은 패드(25)에 함께 연결된다. 부하 FET의 드레인 전극, 구동 FET의 게이트 전극 및 소오스 전극은 패드(22), 패드(23 및 24)에 각각 연결된다.
제4도에 도시된 바와 같이, 전극(17 내지 21)은 한 줄로 연속 배열되어 상술한 바와 같이 실시예에 의해 제공되는 2개의 MESFET을 형성한다. 게이트 전극(18과 20)은 쇼트키 접촉으로 n+-GaAs층(102)에 접속하는 반면에 소오스와 드레인 전극(17, 19 및 21)은 옴접촉으로 n+-InGaAs층(103)에 접촉한다.
상기 실시예는 단지 예로써만 기재된 것이므로 본 발명은 그러한 실시예에 제한되지 않으며, 당업자는 본 발명의 분야에서 상기 실시예에 기초해서 다양한 변경이나 수정을 쉽게 만들 수 있다.
Claims (8)
- 반도체 기판체와, 상기 반도체 기판체상에 형성되며 상기 반도체 기판체의 일부분을 노출시키는 구멍을 갖는 제1층을 포함하는 기판; 상기 제1층상에 형성되며, 연속적으로 배열된 제1개구부, 제2개구부, 제3개구부를 갖는 절연층으로서, 상기 제2개구부는 상기 구멍위에 배치되는, 절연층; 및 상기 절연층상에 형성된 부분을 갖는 공통으로 형성된 금속 누적층으로 형성되는 게이트 전극, 소오스 전극 및 드레인 전극으로서, 상기 소오스 전극 및 드레인 전극은 상기 제1 및 제3개구부를 각각 통과하여 상기 제1층과 옴접촉으로 접촉하고, 상기 게이트 전극은 상기 제2개구부와 상기 구멍을 통과하여 상기 반도체 기판체와 쇼트키 접촉으로 접촉하는, 게이트, 소오스 및 드레인 전극을 구비하며, 상기 게이트 전극은 상기 소오스 및 드레인 전극의 높이와 거의 동일한 높이로 연장하는 금속 반도체 접합 전계 효과 트랜지스터(MESFET)를 제조하는 방법에 있어서, 상기 반도체 기판상에 상기 절연층을 형성하는 단계와, 상기 절연층에 상기 제1 내지 제3개구부를 형성하는 단계와, 상기 금속 누적층을 적층하여 상기 게이트 전극, 상기 소오스 전극, 상기 드레인 전극을 동시에 형성하는 단계를 구비하는 것을 특징으로 하는 MESFET의 제조 방법.
- 제1항에 있어서, 상기 반도체 기판체가 도핑되지 않은 GaAs 베이스와 상기 도핑되지 않은 GaAs 베이스상에 성장한 반도체층으로 형성되는 것을 특징으로 하는 MESFET의 제조 방법.
- 제2항에 있어서, 상기 반도체층이 1×1017과 5×1018원자수/cm3의 농도로 실리콘이 도핑된 GaAs로 제조되는 것을 특징으로 하는 MESFET의 제조 방법.
- 제2항에 있어서, 상기 제1층이 InxGa1-xAs(여기서 x는 0.1 내지 0.9)로 제조되는 것을 특징으로 하는 MESFET의 제조 방법.
- 제2항에 있어서, 상기 제1층이 Ni 및 Ge의 합금제로 제조되는 것을 특징으로 하는 MESFET의 제조 방법.
- 제1항에 있어서, 상기 제1층이 1×1019내지 1×1020원자수/cm3의 농도로 실리콘이 도핑된 InGaAs로 제조된 것을 특징으로 하는 MESFET의 제조 방법.
- 제1항에 있어서, 상기 반도체 기판체가 InxGa1-xAs(여기서 x는 0.1 내지 0.9)로 제조되는 것을 특징으로 하는 MESFET의 제조 방법.
- 제1항에 있어서, 상기 금속 누적층이 누적층의 하방으로부터 볼 때 WSiX, Ti, Pt 및 Au의 순으로 누적된 층인 것을 특징으로 하는 MESFET의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7055091A JP2687917B2 (ja) | 1995-02-20 | 1995-02-20 | 半導体装置の製造方法 |
| JP95-55091 | 1995-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960032778A KR960032778A (ko) | 1996-09-17 |
| KR100288896B1 true KR100288896B1 (ko) | 2001-06-01 |
Family
ID=12989070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960003788A KR100288896B1 (ko) | 1995-02-20 | 1996-02-16 | 금속 반도체 접합 전계 효과 트랜지스터 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6084258A (ko) |
| JP (1) | JP2687917B2 (ko) |
| KR (1) | KR100288896B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299684B1 (ko) * | 1998-10-01 | 2001-10-27 | 윤종용 | 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판 |
| CN1139837C (zh) | 1998-10-01 | 2004-02-25 | 三星电子株式会社 | 液晶显示器用薄膜晶体管阵列基板及其制造方法 |
| US6703291B1 (en) * | 2002-12-17 | 2004-03-09 | Intel Corporation | Selective NiGe wet etch for transistors with Ge body and/or Ge source/drain extensions |
| US7045404B2 (en) * | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| JP4516518B2 (ja) * | 2005-03-15 | 2010-08-04 | 株式会社フューチャービジョン | 薄膜トランジスタを用いた液晶表示装置及びその製造方法 |
| US20100019289A1 (en) * | 2008-07-25 | 2010-01-28 | Dsm Solutions, Inc. | Junction Field Effect Transistor Using Silicide Connection Regions and Method of Fabrication |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698874A (en) * | 1980-01-07 | 1981-08-08 | Nec Corp | Preparation of semiconductor device |
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| JP2786327B2 (ja) * | 1990-10-25 | 1998-08-13 | 三菱電機株式会社 | ヘテロ接合電界効果トランジスタ |
| US5317190A (en) * | 1991-10-25 | 1994-05-31 | International Business Machines Corporation | Oxygen assisted ohmic contact formation to N-type gallium arsenide |
| JP2735718B2 (ja) * | 1991-10-29 | 1998-04-02 | 三菱電機株式会社 | 化合物半導体装置及びその製造方法 |
-
1995
- 1995-02-20 JP JP7055091A patent/JP2687917B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-16 KR KR1019960003788A patent/KR100288896B1/ko not_active IP Right Cessation
-
1997
- 1997-06-16 US US08/876,987 patent/US6084258A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4662060A (en) * | 1985-12-13 | 1987-05-05 | Allied Corporation | Method of fabricating semiconductor device having low resistance non-alloyed contact layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032778A (ko) | 1996-09-17 |
| JPH08227901A (ja) | 1996-09-03 |
| US6084258A (en) | 2000-07-04 |
| JP2687917B2 (ja) | 1997-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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