JPH0497528A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0497528A JPH0497528A JP2214936A JP21493690A JPH0497528A JP H0497528 A JPH0497528 A JP H0497528A JP 2214936 A JP2214936 A JP 2214936A JP 21493690 A JP21493690 A JP 21493690A JP H0497528 A JPH0497528 A JP H0497528A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
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-
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は大電流素子と制御用小信号素子とをモノリシッ
クに集積する半導体装置に関するもので、特に出力素子
の大電流容量化と制御回路部の高集積化との両立に使用
されるものである。
クに集積する半導体装置に関するもので、特に出力素子
の大電流容量化と制御回路部の高集積化との両立に使用
されるものである。
（従来の技術）
従来、大電流素子と制御用小信号素子とをモノリシック
に集積する半導体装置では、Ａｇ （アルミニウム）の
電流容量を考えると、大電流素子部のＡｆｆ電極の厚さ
を厚くする必要かある。一方、小信号素子部のＡｌ電極
は、大電流素子部のＡｌｌ電極と同時に形成されるが、
この場合、小信号素子部のＡ１１電極の厚さは大電流素
子部のＡｌ電極と同じ厚さになる。
に集積する半導体装置では、Ａｇ （アルミニウム）の
電流容量を考えると、大電流素子部のＡｆｆ電極の厚さ
を厚くする必要かある。一方、小信号素子部のＡｌ電極
は、大電流素子部のＡｌｌ電極と同時に形成されるが、
この場合、小信号素子部のＡ１１電極の厚さは大電流素
子部のＡｌ電極と同じ厚さになる。
即ち、小信号素子部のＡ、Ｑ電極は必要以上の厚さをも
つことになるため、Ａｇをエツチングする際のサイドエ
ツチング量か問題になってくる。
つことになるため、Ａｇをエツチングする際のサイドエ
ツチング量か問題になってくる。
よって、小信号素子部のＡ、Ｑ電極形成時には、そのマ
スクパターン上でＡｌ電極配線の幅を広くとる必要か生
じ、小信号素子部のＡｌ電極の厚さは、小信号素子部の
集積度の向上に大きな支障になる。
スクパターン上でＡｌ電極配線の幅を広くとる必要か生
じ、小信号素子部のＡｌ電極の厚さは、小信号素子部の
集積度の向上に大きな支障になる。
ところで、電極配線の構造として、別に第８図に示すよ
うな多層配線技術を用いた構造（，１の２層構造）があ
る。ここで、１はＰ型半導体基板、２はＰ′″型コレク
タ領域、３はＮ型ベース領域、４はＰ“型エミッタ領域
、５は拡散抵抗、８は１層目電極、７ａ及び７ｂは絶縁
膜、８はスルーホール、９は２層目電極である。この技
術は、大規模集積回路によく用いられるが、１層目電極
８と２層目電極９との間に絶縁Ｍｏｂを形成するため、
工程が長くなりコストも高くなる欠点がある。
うな多層配線技術を用いた構造（，１の２層構造）があ
る。ここで、１はＰ型半導体基板、２はＰ′″型コレク
タ領域、３はＮ型ベース領域、４はＰ“型エミッタ領域
、５は拡散抵抗、８は１層目電極、７ａ及び７ｂは絶縁
膜、８はスルーホール、９は２層目電極である。この技
術は、大規模集積回路によく用いられるが、１層目電極
８と２層目電極９との間に絶縁Ｍｏｂを形成するため、
工程が長くなりコストも高くなる欠点がある。
（発明が解決しようとする課題）
このように、従来の半導体装置は、小信号素子部のＡｌ
電極の厚さが大電流素子部のＡｌｌ電極の厚さと同じで
あるために、小信号素子部の集積度の向上に大きな支障
となる欠点があった。また、多層配線技術ではコスト高
になるという欠点があった。
電極の厚さが大電流素子部のＡｌｌ電極の厚さと同じで
あるために、小信号素子部の集積度の向上に大きな支障
となる欠点があった。また、多層配線技術ではコスト高
になるという欠点があった。
よって、本発明は、大電流素子及び制御用小信号素子の
電極配線の厚さを多層配線技術を用いずに変えることに
より、制御用小信号素子の電極配線の厚さを薄くして集
積度を向上させることかできる半導体装置及びその製造
方法を提供することを目的とする。
電極配線の厚さを多層配線技術を用いずに変えることに
より、制御用小信号素子の電極配線の厚さを薄くして集
積度を向上させることかできる半導体装置及びその製造
方法を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体装置は、第
１の導電体から構成され、前記制御用小信号素子部に形
成されるような第１の電極配線と、前記第１の導電体及
びこの第１の導電体上に直接形成される第２の導電体と
から構成され、前記大電流素子部に形成されるような第
２の電極配線とを有している。
１の導電体から構成され、前記制御用小信号素子部に形
成されるような第１の電極配線と、前記第１の導電体及
びこの第１の導電体上に直接形成される第２の導電体と
から構成され、前記大電流素子部に形成されるような第
２の電極配線とを有している。
また、前記第２の電極配線は、大電流素子及び制御用小
信号素子のボンディングパッドを形成している。
信号素子のボンディングパッドを形成している。
さらに、前記第１の導電体は第１の導電膜からなり、前
記第２の導電体は、第２の導電膜と、この第２の導電膜
上に形成され、前記第２の導電膜とはエツチング特性が
異なる第３の導電膜とからなる。
記第２の導電体は、第２の導電膜と、この第２の導電膜
上に形成され、前記第２の導電膜とはエツチング特性が
異なる第３の導電膜とからなる。
また、前記第１の導電膜と前記第３の導電膜とは、同一
の材質から構成されているものである。
の材質から構成されているものである。
さらに、前記第１の導電体は、第１の導電膜と、前記第
１の導電膜上に形成される第２の導電膜からなり、前記
第２の導電体は、第３の導電膜と、この第３の導電膜上
に形成され、前記第２の導電膜とはエツチング特性が異
なる第４の導電膜とからなる。
１の導電膜上に形成される第２の導電膜からなり、前記
第２の導電体は、第３の導電膜と、この第３の導電膜上
に形成され、前記第２の導電膜とはエツチング特性が異
なる第４の導電膜とからなる。
また、前記第１の導電膜と前記第３の導電膜とは同一の
材質から構成され、かつ、前記第２の導電膜と前記第４
の導電膜とは同一の材質から構成されているものである
。
材質から構成され、かつ、前記第２の導電膜と前記第４
の導電膜とは同一の材質から構成されているものである
。
そして、このような半導体装置の製造方法としては、ま
ず、半導体基板に大電流素子と制御用小信号素子を形成
する。この後、前記大電流素子及び制御用小信号素子上
に第１及び第２の導電体を順次形成する。また、前記第
２及び第１の導電体を順次選択的にエツチングすること
により、前記制御用小信号素子に前記第１の導電体から
構成される第１の電極配線を形成し、前記大電流素子に
前記第１及び第２の導電体から構成される第２の電極配
線を形成するというものである。
ず、半導体基板に大電流素子と制御用小信号素子を形成
する。この後、前記大電流素子及び制御用小信号素子上
に第１及び第２の導電体を順次形成する。また、前記第
２及び第１の導電体を順次選択的にエツチングすること
により、前記制御用小信号素子に前記第１の導電体から
構成される第１の電極配線を形成し、前記大電流素子に
前記第１及び第２の導電体から構成される第２の電極配
線を形成するというものである。
また、半導体基板に大電流素子と制御用小信号素子を形
成する。この後、前記大電流素子及び制御用小信号素子
上に第１の導電体を形成する。
成する。この後、前記大電流素子及び制御用小信号素子
上に第１の導電体を形成する。
また、前記第１の導電体を選択的にエツチングすること
により゛、前記制御用小信号素子に前記第１の導電体か
ら構成される第１の電極配線を形成する。さらに、前記
大電流素子及び制御用小信号素子上に第２の導電体を形
成する。また、前記第２の導電体を選択的にエツチング
することにより、前記大電流素子に前記第１及び第２の
導電体から構成される第２の電極配線を形成するという
ものである。
により゛、前記制御用小信号素子に前記第１の導電体か
ら構成される第１の電極配線を形成する。さらに、前記
大電流素子及び制御用小信号素子上に第２の導電体を形
成する。また、前記第２の導電体を選択的にエツチング
することにより、前記大電流素子に前記第１及び第２の
導電体から構成される第２の電極配線を形成するという
ものである。
（作 用）
このような構成によれば、第１の電極配線か第１の導電
体から構成され、第２の電極配線が前記第１の導電体及
びこの第１の導電体上に直接形成される第２の導電体か
ら構成されている。このため、前記第２の電極配線を大
電流素子部、又前記第１の電極配線を小信号素子部に形
成することで、小信号素子部と大電流素子部とて厚さの
異なる電極配線を形成することができる。
体から構成され、第２の電極配線が前記第１の導電体及
びこの第１の導電体上に直接形成される第２の導電体か
ら構成されている。このため、前記第２の電極配線を大
電流素子部、又前記第１の電極配線を小信号素子部に形
成することで、小信号素子部と大電流素子部とて厚さの
異なる電極配線を形成することができる。
また、前記第２の電極配線により大電流素子及び制御用
小信号素子のボンディングパッドを形成することで、そ
の直下のダメージを低減できる。
小信号素子のボンディングパッドを形成することで、そ
の直下のダメージを低減できる。
さらに、前記第１の導電体は第１の導電膜からなり、前
記第２の導電体は、第２の導電膜と、この第２の導電膜
上に形成され、前記第２の導電膜とはエツチング特性が
異なる第３の導電膜とからなる。このため、前記第２の
導電膜をエツチングする際、前記第３の導電膜がエツチ
ングの進行を阻止するストッパとしての機能を持つため
、前記第１の導電膜をエツチングから保護することがで
きる。
記第２の導電体は、第２の導電膜と、この第２の導電膜
上に形成され、前記第２の導電膜とはエツチング特性が
異なる第３の導電膜とからなる。このため、前記第２の
導電膜をエツチングする際、前記第３の導電膜がエツチ
ングの進行を阻止するストッパとしての機能を持つため
、前記第１の導電膜をエツチングから保護することがで
きる。
さらに、前記第１の導電体は、第１の導電膜と、前記第
１の導電膜上に形成される第２の導電膜とからなる。即
ち、シンター時において、前記第１の導電膜がバリアメ
タルとして働くため、基板と前記第２の導電膜とが熱反
応を起こすこともなくなる。
１の導電膜上に形成される第２の導電膜とからなる。即
ち、シンター時において、前記第１の導電膜がバリアメ
タルとして働くため、基板と前記第２の導電膜とが熱反
応を起こすこともなくなる。
（実施例）
以下、図面を参照しなから本発明の一実施例について詳
細に説明する。なお、この説明において、企図にわたり
共通部分には共通の参照符号を用いることで、重複説明
を避けることにする。
細に説明する。なお、この説明において、企図にわたり
共通部分には共通の参照符号を用いることで、重複説明
を避けることにする。
第１図は本発明の一実施例に係わる半導体装置の断面図
を示すものである。
を示すものである。
Ｐ型半導体基板１１上にはエピタキシャル成長によるＮ
−型半導体領域１２か形成されている。
−型半導体領域１２か形成されている。
Ｎ−型半導体領域１２にはＰ型半導体基板１１に達する
ようにしてＰ＋型拡散領域１３が形成されている。
ようにしてＰ＋型拡散領域１３が形成されている。
また、Ｐ型半導体基板１１とＰ＋型拡散領域１３により
Ｎ−型半導体領域１２が分割されることで、小信号素子
部１０１と大電流素子部１０２か形成されている。
Ｎ−型半導体領域１２が分割されることで、小信号素子
部１０１と大電流素子部１０２か形成されている。
小信号素子部１０１には、電流をそれほど多く流すこと
のない素子として、例えばＮ＋型コレクタ領域１４、Ｎ
＋型エミッタ領域１５、Ｐ型ベース領域１６等からなる
ＮＰＮ型トランジスタ（小信号素子）が形成されている
。また、このトランジスタ上には絶縁膜１７が形成され
ている。この絶縁膜１７にはＮ＋型コレクタ領域１４、
Ｎ＋型エミッタ領域１５、Ｐ型ベース領域１６に達する
コンタクトホール１８が所定の領域にそれぞれ開口され
ている。さらに、絶縁膜１７上にはＡｇ （第１の導電
膜）１９がコンタクトホール１８を介して形成されてい
る。そして、Ａ１１１９からなる第１の導電体により小
信号素子の電極配線（第１の電極配線）が構成されてい
る。
のない素子として、例えばＮ＋型コレクタ領域１４、Ｎ
＋型エミッタ領域１５、Ｐ型ベース領域１６等からなる
ＮＰＮ型トランジスタ（小信号素子）が形成されている
。また、このトランジスタ上には絶縁膜１７が形成され
ている。この絶縁膜１７にはＮ＋型コレクタ領域１４、
Ｎ＋型エミッタ領域１５、Ｐ型ベース領域１６に達する
コンタクトホール１８が所定の領域にそれぞれ開口され
ている。さらに、絶縁膜１７上にはＡｇ （第１の導電
膜）１９がコンタクトホール１８を介して形成されてい
る。そして、Ａ１１１９からなる第１の導電体により小
信号素子の電極配線（第１の電極配線）が構成されてい
る。
大電流素子部１０２には、パワー出力素子として、例え
ばゲート電極２０、Ｎ＋型ソース領域２ＬＮ−型半導体
領域（ドレイン領域） １２等からなるＤ−ＭＯＳ型Ｆ
ＥＴ （大電流素子）が形成されている。このＤ−ＭＯ
Ｓ型ＦＥＴ上には絶縁膜２２が形成されている。また、
この絶縁膜２２には所定の領域にコンタクトホール２３
が開口されている。そして、絶縁膜２２上にはＡＩＩ
（第１の導電膜） １９がコンタクトホール１８を介し
て形成されている。また、Ａｉ）１９上にはＴｉ（チタ
ン（第２の導電膜））２４が形成されている。さらに、
Ｔｉ２４上にはｌ（第３の導電膜）２５が形成されてい
る。そして、これら１１９、Ｔ ｉ ２４及びＡ１２５
からなる第２の導電体により大電流素子の電極配線（第
２の電極配線）が構成されている。なお、Ｔｉ２４は、
Ａ１１２５よりも酸系溶液によるエツチング、又は反応
ガスを用いたドライエツチングに対して小さなエツチン
グ速度をもつ導電膜である。
ばゲート電極２０、Ｎ＋型ソース領域２ＬＮ−型半導体
領域（ドレイン領域） １２等からなるＤ−ＭＯＳ型Ｆ
ＥＴ （大電流素子）が形成されている。このＤ−ＭＯ
Ｓ型ＦＥＴ上には絶縁膜２２が形成されている。また、
この絶縁膜２２には所定の領域にコンタクトホール２３
が開口されている。そして、絶縁膜２２上にはＡＩＩ
（第１の導電膜） １９がコンタクトホール１８を介し
て形成されている。また、Ａｉ）１９上にはＴｉ（チタ
ン（第２の導電膜））２４が形成されている。さらに、
Ｔｉ２４上にはｌ（第３の導電膜）２５が形成されてい
る。そして、これら１１９、Ｔ ｉ ２４及びＡ１２５
からなる第２の導電体により大電流素子の電極配線（第
２の電極配線）が構成されている。なお、Ｔｉ２４は、
Ａ１１２５よりも酸系溶液によるエツチング、又は反応
ガスを用いたドライエツチングに対して小さなエツチン
グ速度をもつ導電膜である。
第２図（ａ）乃至（ｅ）は、前記半導体装置の製造方法
を示すものである。
を示すものである。
まず、同図（ａ）に示すように、公知の技術を用いて、
Ｐ型半導体基板ｌｌ上にはエピタキシャル成長によりＮ
−型半導体領域１２を形成する。また、このＮ−型半導
体領域１２にはＰ型半導体基板１１に達するようなＰ＋
型拡散領域１３を形成する。
Ｐ型半導体基板ｌｌ上にはエピタキシャル成長によりＮ
−型半導体領域１２を形成する。また、このＮ−型半導
体領域１２にはＰ型半導体基板１１に達するようなＰ＋
型拡散領域１３を形成する。
これにより、Ｐ型半導体基板１１とＰ゛型拡散領域１８
でＮ−型半導体領域１２が分割され、小信号素子部１０
１と大電流素子部１０２が形成される。さらに、公知の
技術を用いて、小信号素子部１０１には、例えばＮ”型
コレクタ領域工４、Ｎ“型エミッタ領域１５、Ｐ型ベー
ス領域１６等からなるＮＰＮ型トランジスタを形成する
。また、大電流素子部１０２には、例えばゲート電極２
０、Ｎ゛型ソース領域２ＩＳＮ型半導体領域（ドレイン
領域） １２等からなるＤ−ＭＯＳ型ＦＥＴを形成する
。そして、小信号素子部１０１及び大電流素子部１０２
にそれぞれ絶縁膜１７゜２２を形成した後、この絶縁膜
１７．２２の所定の領域にコンタクトホールＩＢ、 ２
３を開口する。１次に、同図（ｂ）に示すように、ｌ
（第１の導電Ｈ）１９を約１μｍ蒸着し、この人１１
９上にはＴｉ（第２の導電膜）２４を約０．１５μｍ蒸
着する。さらに、Ｔ ｉ ２４上にはＡＩ （第３の
導電膜）２５を約３ａｍ蒸看する。次に、同図（Ｃ）に
示すように、Ａ１２５をフォトレジスト２６を用いる公
知の技術により、酸系溶液（例えばリン酸を用いた溶液
）によるエツチング、又は反応ガスを用いたＲＩＥ（リ
アクティブ・イオン・エツチング）で選択的にエツチン
グする。これにより、少なくとも小信号素子部１０１に
存在していたＡｌ２５がエツチング除去される。なお、
Ａ１１９は、Ｔｉ２４とＡｉ＋２５とのエツチング速度
の違い（Ｔ ｉ ２４＜＜Ａ Ｉ） ２５）により、Ａ
ｌ２５のエツチングがＴ ｉ ２４で止まるためエツチ
ングされることはない。次に、同図（ｄ）に示すように
、露出しているＴ ｉ ２４を例えばエチレンジアミン
四酢酸溶液でエツチング除去する。この後、フォトレジ
スト２７を用いる公知の技術により、Ａ１１９を酸系溶
液（例えばリン酸を用いた溶液）によるエツチング、又
は反応ガスを用いたＲＩＥで選択的にエツチングする。
でＮ−型半導体領域１２が分割され、小信号素子部１０
１と大電流素子部１０２が形成される。さらに、公知の
技術を用いて、小信号素子部１０１には、例えばＮ”型
コレクタ領域工４、Ｎ“型エミッタ領域１５、Ｐ型ベー
ス領域１６等からなるＮＰＮ型トランジスタを形成する
。また、大電流素子部１０２には、例えばゲート電極２
０、Ｎ゛型ソース領域２ＩＳＮ型半導体領域（ドレイン
領域） １２等からなるＤ−ＭＯＳ型ＦＥＴを形成する
。そして、小信号素子部１０１及び大電流素子部１０２
にそれぞれ絶縁膜１７゜２２を形成した後、この絶縁膜
１７．２２の所定の領域にコンタクトホールＩＢ、 ２
３を開口する。１次に、同図（ｂ）に示すように、ｌ
（第１の導電Ｈ）１９を約１μｍ蒸着し、この人１１
９上にはＴｉ（第２の導電膜）２４を約０．１５μｍ蒸
着する。さらに、Ｔ ｉ ２４上にはＡＩ （第３の
導電膜）２５を約３ａｍ蒸看する。次に、同図（Ｃ）に
示すように、Ａ１２５をフォトレジスト２６を用いる公
知の技術により、酸系溶液（例えばリン酸を用いた溶液
）によるエツチング、又は反応ガスを用いたＲＩＥ（リ
アクティブ・イオン・エツチング）で選択的にエツチン
グする。これにより、少なくとも小信号素子部１０１に
存在していたＡｌ２５がエツチング除去される。なお、
Ａ１１９は、Ｔｉ２４とＡｉ＋２５とのエツチング速度
の違い（Ｔ ｉ ２４＜＜Ａ Ｉ） ２５）により、Ａ
ｌ２５のエツチングがＴ ｉ ２４で止まるためエツチ
ングされることはない。次に、同図（ｄ）に示すように
、露出しているＴ ｉ ２４を例えばエチレンジアミン
四酢酸溶液でエツチング除去する。この後、フォトレジ
スト２７を用いる公知の技術により、Ａ１１９を酸系溶
液（例えばリン酸を用いた溶液）によるエツチング、又
は反応ガスを用いたＲＩＥで選択的にエツチングする。
次に、同図（ｅ）に示すように、フォトレジスト２７を
除去すれば、小信号素子部１０１には、Ａ１１９からな
る第１の導電体で構成される小信号素子の電極配線が形
成され、大電流素子部１０２には、ＡｉＪ１９からなる
第１の導電体並びにＴ ｉ ２４及びＡｌ２５からなる
第２の導電体で構成される大電流素子の電極配線が形成
される。これにより、小信号素子部１０１と大電流素子
部１０２とで厚さの異なる電極配線を有するモノリシッ
ク半導体装置が完成する。
除去すれば、小信号素子部１０１には、Ａ１１９からな
る第１の導電体で構成される小信号素子の電極配線が形
成され、大電流素子部１０２には、ＡｉＪ１９からなる
第１の導電体並びにＴ ｉ ２４及びＡｌ２５からなる
第２の導電体で構成される大電流素子の電極配線が形成
される。これにより、小信号素子部１０１と大電流素子
部１０２とで厚さの異なる電極配線を有するモノリシッ
ク半導体装置が完成する。
このような構成によれば、第１の導電体により小信号素
子の電極配線が形成され、又前記第１の導電体及び第２
の導電体により大電流素子の電極配線が形成される。こ
のため、大電流素子部１０２には厚い電極配線、小信号
素子部１０１には薄い電極配線を形成することか可能に
なる。よって、小信号素子部】０１では、電極配線のサ
イドエツチング量が小さくて済み、そのマスクパターン
上での配線幅を狭くできる。また、小信号素子の電極配
線は、その厚さが１μｍ程度になるため、従来、時間が
かかること、マクク材との十分な選択比のエツチング条
件が得られないこと等により使用が困難であったドライ
エツチングの使用が可能になる。さらに、高解像度、低
密着性レジストの使用も可能になり、小信号素子部１０
１の高集積化に貢献できる。
子の電極配線が形成され、又前記第１の導電体及び第２
の導電体により大電流素子の電極配線が形成される。こ
のため、大電流素子部１０２には厚い電極配線、小信号
素子部１０１には薄い電極配線を形成することか可能に
なる。よって、小信号素子部】０１では、電極配線のサ
イドエツチング量が小さくて済み、そのマスクパターン
上での配線幅を狭くできる。また、小信号素子の電極配
線は、その厚さが１μｍ程度になるため、従来、時間が
かかること、マクク材との十分な選択比のエツチング条
件が得られないこと等により使用が困難であったドライ
エツチングの使用が可能になる。さらに、高解像度、低
密着性レジストの使用も可能になり、小信号素子部１０
１の高集積化に貢献できる。
第３図（ａ）乃至（ｃ）は、前記第１図の半導体装置の
他の製造方法を示すものである。
他の製造方法を示すものである。
まず、同図（ａ）に示すように、公知の技術を用いて、
小信号素子部１０１には、例えばＮ゛型コレクタ領域１
４、Ｎ＋型エミッタ領域１５、Ｐ型ベース領域１６等か
らなるＮＰＮ型トランジスタを形成する。また、大電流
素子部１０２には、例えばゲート電極２０、Ｎ”型ソー
ス領域２１、Ｎ−型半導体領域（ドレイン領域） １２
等からなるＤ−ＭＯＳ型ＦＥＴを形成する。そして、小
信号素子部１０１及び大電流素子部１０２にそれぞれ絶
縁膜１７．２２を形成した後、この絶縁膜１７．２２の
所定の領域にコンタクトホール１８．２３を開口する。
小信号素子部１０１には、例えばＮ゛型コレクタ領域１
４、Ｎ＋型エミッタ領域１５、Ｐ型ベース領域１６等か
らなるＮＰＮ型トランジスタを形成する。また、大電流
素子部１０２には、例えばゲート電極２０、Ｎ”型ソー
ス領域２１、Ｎ−型半導体領域（ドレイン領域） １２
等からなるＤ−ＭＯＳ型ＦＥＴを形成する。そして、小
信号素子部１０１及び大電流素子部１０２にそれぞれ絶
縁膜１７．２２を形成した後、この絶縁膜１７．２２の
所定の領域にコンタクトホール１８．２３を開口する。
また、絶縁膜１７゜２２上にはコンタクトホール１ｇ、
２３を介してＡＩＩ（第１の導電膜）１９を約１μｍ
蒸着する。さらに、フォトレジストを用いる公知の技術
により、Ａ１１１９を酸系溶液（例えばリン酸を用いた
溶液）によるエツチング、又は反応ガスを用いたＲＩＥ
で選択的にエツチングする。これにより、小信号素子部
１０１には、Ａ＃１９からなる第１の導電体で構成され
る小信号素子の電極配線（第１の電極配線）が形成され
る。次に、同図（ｂ）に示すように、全面にはＴｉ（第
２の導電膜）２４を約０．１５μｍ蒸着し、又Ｔ ｉ
２４上にはＡΩ （第３の導電膜）２５を約３μｍ蒸着
する。次に、同図（Ｃ）に示すように、フォトレジスト
２８を用いる公知の技術により、酸系溶液（例えばリン
酸を用いた溶液）によるエツチング、又は反応ガスを用
いたＲＩＥを用いて、少なくとも小信号素子部１０１に
存在しているＡ１２５を選択的にエツチングする。この
時、Ａｇ１９は、Ｔｉ２４とＡｌ１２５との食刻速度の
違い（Ｔ ｉ ２４＜＜Ａｆｔ ２５）により、Ａｉ）
２５のエツチングがＴ ｉ ２４で止まるため、エツチ
ングされることがない。この後、露出しているＴ ｉ
２４を例えばエチレンジアミン四酢酸溶液でエツチング
する。次に、図示しないかフォトレジスト２８を除去す
ることにより、大電流素子部１０２には、Ａ１１９から
なる第１の導電体並びにＴ１２４及びＡｌＩ２５からな
る第２の導電体で構成される大電流素子の電極配線（第
２の電極配線）が形成される。
２３を介してＡＩＩ（第１の導電膜）１９を約１μｍ
蒸着する。さらに、フォトレジストを用いる公知の技術
により、Ａ１１１９を酸系溶液（例えばリン酸を用いた
溶液）によるエツチング、又は反応ガスを用いたＲＩＥ
で選択的にエツチングする。これにより、小信号素子部
１０１には、Ａ＃１９からなる第１の導電体で構成され
る小信号素子の電極配線（第１の電極配線）が形成され
る。次に、同図（ｂ）に示すように、全面にはＴｉ（第
２の導電膜）２４を約０．１５μｍ蒸着し、又Ｔ ｉ
２４上にはＡΩ （第３の導電膜）２５を約３μｍ蒸着
する。次に、同図（Ｃ）に示すように、フォトレジスト
２８を用いる公知の技術により、酸系溶液（例えばリン
酸を用いた溶液）によるエツチング、又は反応ガスを用
いたＲＩＥを用いて、少なくとも小信号素子部１０１に
存在しているＡ１２５を選択的にエツチングする。この
時、Ａｇ１９は、Ｔｉ２４とＡｌ１２５との食刻速度の
違い（Ｔ ｉ ２４＜＜Ａｆｔ ２５）により、Ａｉ）
２５のエツチングがＴ ｉ ２４で止まるため、エツチ
ングされることがない。この後、露出しているＴ ｉ
２４を例えばエチレンジアミン四酢酸溶液でエツチング
する。次に、図示しないかフォトレジスト２８を除去す
ることにより、大電流素子部１０２には、Ａ１１９から
なる第１の導電体並びにＴ１２４及びＡｌＩ２５からな
る第２の導電体で構成される大電流素子の電極配線（第
２の電極配線）が形成される。
これにより、小信号素子部１０１と大電流素子部１０２
とで厚さの異なる電極配線を有するモノリシック半導体
装置が完成する。
とで厚さの異なる電極配線を有するモノリシック半導体
装置が完成する。
このような構成でも、第１の導電体により小信号素子の
電極配線が形成され、又前記第１の導電体及び第２の導
電体により大電流素子の電極配線が形成される。このた
め、大電流素子部１０２１：は厚い電極配線、小信号素
子部１０１には薄い電極配線を形成することが可能にな
る。よって、前記第２図に示した実施例と同様の効果を
得ることができる。
電極配線が形成され、又前記第１の導電体及び第２の導
電体により大電流素子の電極配線が形成される。このた
め、大電流素子部１０２１：は厚い電極配線、小信号素
子部１０１には薄い電極配線を形成することが可能にな
る。よって、前記第２図に示した実施例と同様の効果を
得ることができる。
なお、本発明に係わる半導体装置では種々の変形が可能
である。
である。
第４図は、分離されたＮ−型半導体領域１２のうちの１
つに拡散抵抗２８を形成することにより、この拡散抵抗
２８の一端にＡｉ）１９からなる第１の導電体で構成さ
れる小信号素子の電極配線（第１の電極配線）を接続し
、その他端にＡ１１１９からなる第１の導電体並びにＴ
ｉ２４及びＡ１１２５からなる第２の導電体で構成され
る大電流素子の電極配線（第２の電極配線）を接続した
ものである。この場合、拡散抵抗２８に変えてＮＰＮ型
トランジスタ等の能動素子やポリシリコン抵抗を形成し
ても間題がないことは言うまでもない。
つに拡散抵抗２８を形成することにより、この拡散抵抗
２８の一端にＡｉ）１９からなる第１の導電体で構成さ
れる小信号素子の電極配線（第１の電極配線）を接続し
、その他端にＡ１１１９からなる第１の導電体並びにＴ
ｉ２４及びＡ１１２５からなる第２の導電体で構成され
る大電流素子の電極配線（第２の電極配線）を接続した
ものである。この場合、拡散抵抗２８に変えてＮＰＮ型
トランジスタ等の能動素子やポリシリコン抵抗を形成し
ても間題がないことは言うまでもない。
第５図は、大電流素子部１０２に縦型のＤ−ＭＯＳ型Ｆ
ＥＴを形成したものである。なお、２９はＮ＋型半導体
基板、３０はＰ型埋め込み領域、３１はＮ型半導体領域
（ドレイン領域）である。この構造では、大電流素子部
１０２のドレイン出力電極りが基板裏面になるため、大
電流の出力電流を取り出すことができる。
ＥＴを形成したものである。なお、２９はＮ＋型半導体
基板、３０はＰ型埋め込み領域、３１はＮ型半導体領域
（ドレイン領域）である。この構造では、大電流素子部
１０２のドレイン出力電極りが基板裏面になるため、大
電流の出力電流を取り出すことができる。
第６図は、１１９からなる第１の導電体により小信号素
子の電極配線（第１の電極配線）が形成されると共に、
前記第１の導電体並びにＴ ｉ ２４及びＡＩ！２５か
らなる第２の導電体により前記小信号素子のボンディン
グパッドが形成されるものである。なお、大電流素子部
１０２では、前記第１及び第２の導電体により構成され
るボンディングパッド上にワイヤボンディングか行われ
る。このように、例えば小信号素子部１吋ではＡｕワイ
ヤ３２、大電流素子部１０２ではＡｌｌワイヤ３３がボ
ンディングパッドにボンディングされるため、その直下
へのダメージが低減゛される。
子の電極配線（第１の電極配線）が形成されると共に、
前記第１の導電体並びにＴ ｉ ２４及びＡＩ！２５か
らなる第２の導電体により前記小信号素子のボンディン
グパッドが形成されるものである。なお、大電流素子部
１０２では、前記第１及び第２の導電体により構成され
るボンディングパッド上にワイヤボンディングか行われ
る。このように、例えば小信号素子部１吋ではＡｕワイ
ヤ３２、大電流素子部１０２ではＡｌｌワイヤ３３がボ
ンディングパッドにボンディングされるため、その直下
へのダメージが低減゛される。
第７図は本発明に係わる半導体装置の他の実施例を示し
たものである。
たものである。
小信号素子部１０１には、例えばＮ”型コレクタ領域１
４、Ｎ＋型エミッタ領域１５、Ｐ型ベース領域１６等か
らなるＮＰＮ型トランジスタが形成されている。また、
このトランジスタ上にはＴｉ（ｍｌの導電膜）３４及び
Ａｇ （第２の導電膜）３５からなる第１の導電体で構
成される小信号素子の電極配線（第１の電極配線）が形
成されている。また、大電流素子部１０２には、例えば
ゲート電極２０、Ｎ＋型ソース領域２１、Ｎ−型半導体
領域（ドレイン領域）１２等からなるＤ−ＭＯＳ型ＦＥ
Ｔが形成されている。このＤ−ＭＯ３型ＦＥＴ上には、
Ｔｉ３４及びＡ１１３５からなる第１の導電体並びにＴ
ｉ（第３の導電膜）３６及びＡＩ （第４の導電膜）３
７からなる第２の導電体で構成される大電流素子の電極
配線（第２の電極配線）が形成されている。
４、Ｎ＋型エミッタ領域１５、Ｐ型ベース領域１６等か
らなるＮＰＮ型トランジスタが形成されている。また、
このトランジスタ上にはＴｉ（ｍｌの導電膜）３４及び
Ａｇ （第２の導電膜）３５からなる第１の導電体で構
成される小信号素子の電極配線（第１の電極配線）が形
成されている。また、大電流素子部１０２には、例えば
ゲート電極２０、Ｎ＋型ソース領域２１、Ｎ−型半導体
領域（ドレイン領域）１２等からなるＤ−ＭＯＳ型ＦＥ
Ｔが形成されている。このＤ−ＭＯ３型ＦＥＴ上には、
Ｔｉ３４及びＡ１１３５からなる第１の導電体並びにＴ
ｉ（第３の導電膜）３６及びＡＩ （第４の導電膜）３
７からなる第２の導電体で構成される大電流素子の電極
配線（第２の電極配線）が形成されている。
このような構成によれば、第１の導電体により小信号素
子の電極配線が形成され、又前記第１の導電体及び第２
の導電体により大電流素子の電極配線が形成される。こ
のため、大電流素子部１０２には厚い電極配線、小信号
素子部１０１には薄い電極配線を形成することが可能に
なる。よって、前記第１図に示した半導体装置と同様の
効果を得ることができる。なお、Ｔｉ３４は、ＡＮ）３
５と基板（Ｎ＋型コレクタ領域１４等）間のシンター時
の熱反応に対するバリアメタルとして働くことになる。
子の電極配線が形成され、又前記第１の導電体及び第２
の導電体により大電流素子の電極配線が形成される。こ
のため、大電流素子部１０２には厚い電極配線、小信号
素子部１０１には薄い電極配線を形成することが可能に
なる。よって、前記第１図に示した半導体装置と同様の
効果を得ることができる。なお、Ｔｉ３４は、ＡＮ）３
５と基板（Ｎ＋型コレクタ領域１４等）間のシンター時
の熱反応に対するバリアメタルとして働くことになる。
ところで、これら実施例において、第１の導電体は、１
層（ＡＮ１９）又は２層（Ｔｉ３４及びＡ１１１９）で
あるが、３層以上から構成されていてもよい。また、第
２の導電体は、２層（Ｔｉ２４、Ａｇ２５）であるが、
３層以上から構成されていてもよい。但し、第１の導電
体上に直接形成される、第２の導電体を構成する導電膜
（例えばＴ ｉ ２４）は、その上に形成される、第２
の導電体を構成する導電膜（例えばＡ１２５）よりも酸
系溶液（例えばリン酸を用いた溶液）によるエツチング
、又は反応ガスを用いたドライエツチングに対して小さ
なエツチング速度をもつ必要がある。
層（ＡＮ１９）又は２層（Ｔｉ３４及びＡ１１１９）で
あるが、３層以上から構成されていてもよい。また、第
２の導電体は、２層（Ｔｉ２４、Ａｇ２５）であるが、
３層以上から構成されていてもよい。但し、第１の導電
体上に直接形成される、第２の導電体を構成する導電膜
（例えばＴ ｉ ２４）は、その上に形成される、第２
の導電体を構成する導電膜（例えばＡ１２５）よりも酸
系溶液（例えばリン酸を用いた溶液）によるエツチング
、又は反応ガスを用いたドライエツチングに対して小さ
なエツチング速度をもつ必要がある。
［発明の効果コ
以上、説明したように、本発明の半導体装置及びその製
造方法によれば、次のような効果を奏する。
造方法によれば、次のような効果を奏する。
第１の導電体により小信号素子の電極配線が形成され、
又前記第１の導電体及び第２の導電体により大電流素子
の電極配線が形成される。このため、大電流素子部１０
２には厚い電極配線、小信号素子部１０１には薄い電極
配線を形成することが可能になる。よって、小信号素子
部と大電流素子部とて厚さの異なる電極配線を形成でき
る。即ち、多層配線技術を用いることなく大電流素子及
び制御用小信号素子の電極配線の厚さを変え、制御用小
信号素子の電極配線の厚さを薄くすることにより集積度
の向上を達成できる。
又前記第１の導電体及び第２の導電体により大電流素子
の電極配線が形成される。このため、大電流素子部１０
２には厚い電極配線、小信号素子部１０１には薄い電極
配線を形成することが可能になる。よって、小信号素子
部と大電流素子部とて厚さの異なる電極配線を形成でき
る。即ち、多層配線技術を用いることなく大電流素子及
び制御用小信号素子の電極配線の厚さを変え、制御用小
信号素子の電極配線の厚さを薄くすることにより集積度
の向上を達成できる。
第１図は本発明の一実施例に係わる半導体装置を示す断
面図、第２図は前記第１図の半導体装置の製造方法を示
す断面図、第３図は前記第１図の半導体装置の他の製造
方法を示す断面図、第４図乃至第７図はそれぞれ本発明
の他の実施例に係わる半導体装置を示す断面図、第８図
は従来の半導体装置を示す断面図である。 １１・・・Ｐ型半導体基板、１２・・・Ｎ−型半導体領
域、１３・・・Ｐ＋型拡散領域、１４・・・Ｎ”型コレ
クタ領域、１５・・・Ｎ＋型エミッタ領域、１Ｂ・・・
Ｐ型ベース領域、１７、２２・・・絶縁膜、１８．２３
・・・コンタクトホール、１９、２５・・・Ａｌｌ
（アルミニウム）、２０・・・ゲート電極、２１・・・
Ｎ＋型ソース領域、２４・・・Ｔｉ（チタン）、２６〜
２８・・・フォトレジスト。
面図、第２図は前記第１図の半導体装置の製造方法を示
す断面図、第３図は前記第１図の半導体装置の他の製造
方法を示す断面図、第４図乃至第７図はそれぞれ本発明
の他の実施例に係わる半導体装置を示す断面図、第８図
は従来の半導体装置を示す断面図である。 １１・・・Ｐ型半導体基板、１２・・・Ｎ−型半導体領
域、１３・・・Ｐ＋型拡散領域、１４・・・Ｎ”型コレ
クタ領域、１５・・・Ｎ＋型エミッタ領域、１Ｂ・・・
Ｐ型ベース領域、１７、２２・・・絶縁膜、１８．２３
・・・コンタクトホール、１９、２５・・・Ａｌｌ
（アルミニウム）、２０・・・ゲート電極、２１・・・
Ｎ＋型ソース領域、２４・・・Ｔｉ（チタン）、２６〜
２８・・・フォトレジスト。
Claims (8)
- （１）大電流素子部と制御用小信号素子部とを有するモ
ノリシック半導体装置において、第１の導電体から構成
され、前記制御用小信号素子部に形成されるような第１
の電極配線と、前記第１の導電体及びこの第１の導電体
上に直接形成される第２の導電体とから構成され、前記
大電流素子部に形成されるような第２の電極配線とを具
備したことを特徴とする半導体装置。 - （２）前記第２の電極配線は、大電流素子及び制御用小
信号素子のボンディングパッドを形成していることを特
徴とする請求項１記載の半導体装置。 - （３）前記第１の導電体は第１の導電膜からなり、前記
第２の導電体は、第２の導電膜と、この第２の導電膜上
に形成され、前記第２の導電膜とはエッチング特性が異
なる第３の導電膜とからなることを特徴とする請求項１
記載の半導体装置。 - （４）前記第１の導電膜と前記第３の導電膜とは、同一
の材質から構成されていることを特徴とする請求項３記
載の半導体装置。 - （５）前記第１の導電体は、第１の導電膜と、前記第１
の導電膜上に形成される第２の導電膜からなり、前記第
２の導電体は、第３の導電膜と、この第３の導電膜上に
形成され、前記第２の導電膜とはエッチング特性が異な
る第４の導電膜とからなることを特徴とする請求項１記
載の半導体装置。 - （６）前記第１の導電膜と前記第３の導電膜とは同一の
材質から構成され、かつ、前記第２の導電膜と前記第４
の導電膜とは同一の材質から構成されていることを特徴
とする請求項５記載の半導体装置。 - （７）半導体基板に大電流素子と制御用小信号素子を形
成する工程と、前記大電流素子及び制御用小信号素子上
に第１及び第２の導電体を順次形成する工程と、前記第
２及び第１の導電体を順次選択的にエッチングすること
により、前記制御用小信号素子に前記第１の導電体から
構成される第１の電極配線を形成し、前記大電流素子に
前記第１及び第２の導電体から構成される第２の電極配
線を形成する工程とを具備したことを特徴とする半導体
装置の製造方法。 - （８）半導体基板に大電流素子と制御用小信号素子を形
成する工程と、前記大電流素子及び制御用小信号素子上
に第１の導電体を形成する工程と、前記第１の導電体を
選択的にエッチングすることにより、前記制御用小信号
素子に前記第１の導電体から構成される第１の電極配線
を形成する工程と、前記大電流素子及び制御用小信号素
子上に第２の導電体を形成する工程と、前記第２の導電
体を選択的にエッチングすることにより、前記大電流素
子に前記第１及び第２の導電体から構成される第２の電
極配線を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214936A JPH0497528A (ja) | 1990-08-16 | 1990-08-16 | 半導体装置及びその製造方法 |
| KR1019910014011A KR920005314A (ko) | 1990-08-16 | 1991-08-14 | 반도체 장치 및 그 제조 방법 |
| EP19910113779 EP0471376A3 (en) | 1990-08-16 | 1991-08-16 | Electrode structure of monolithically-formed heavy-current element and small signal element and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214936A JPH0497528A (ja) | 1990-08-16 | 1990-08-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0497528A true JPH0497528A (ja) | 1992-03-30 |
Family
ID=16664028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2214936A Pending JPH0497528A (ja) | 1990-08-16 | 1990-08-16 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0471376A3 (ja) |
| JP (1) | JPH0497528A (ja) |
| KR (1) | KR920005314A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2780202A1 (fr) | 1998-06-23 | 1999-12-24 | St Microelectronics Sa | Circuit integre a niveau de metallisation d'epaisseur variable |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4096623A (en) * | 1974-07-01 | 1978-06-27 | Siemens Aktiengesellschaft | Thyristor and method of producing the same |
| DE3684497D1 (de) * | 1985-03-19 | 1992-04-30 | Fairchild Semiconductor | Platzsparende dicke verbindungsstruktur fuer sammelleitungsmetallisierung. |
| EP0339871A3 (en) * | 1988-04-29 | 1990-12-27 | Advanced Micro Devices, Inc. | Corrosion tolerant bonding pad and method of fabricating same |
-
1990
- 1990-08-16 JP JP2214936A patent/JPH0497528A/ja active Pending
-
1991
- 1991-08-14 KR KR1019910014011A patent/KR920005314A/ko not_active Application Discontinuation
- 1991-08-16 EP EP19910113779 patent/EP0471376A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0471376A2 (en) | 1992-02-19 |
| KR920005314A (ko) | 1992-03-28 |
| EP0471376A3 (en) | 1992-03-25 |
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