JPS6246072B2 - - Google Patents
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- JPS6246072B2 JPS6246072B2 JP57181001A JP18100182A JPS6246072B2 JP S6246072 B2 JPS6246072 B2 JP S6246072B2 JP 57181001 A JP57181001 A JP 57181001A JP 18100182 A JP18100182 A JP 18100182A JP S6246072 B2 JPS6246072 B2 JP S6246072B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
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Description
【発明の詳細な説明】
この発明は半導体装置及びその製造方法に係
り、特にバイポーラ形半導体集積回路装置（以下
「BIP・IC」という。）におけるトランジスタ、さ
らに詳しくはシヨツトキ・バリア・ダイオード
（以下SBDという）でクランプされたトランジス
タ及びその電極引き出し部の形成方法の改良に関
するものである。
り、特にバイポーラ形半導体集積回路装置（以下
「BIP・IC」という。）におけるトランジスタ、さ
らに詳しくはシヨツトキ・バリア・ダイオード
（以下SBDという）でクランプされたトランジス
タ及びその電極引き出し部の形成方法の改良に関
するものである。
一般に、BIP・ICにおけるトランジスタは、pn
接合分離、選択酸化技術を用いた酸化膜分離、ま
たは三重拡散を用いる方法などによつて電気的に
独立した島内に形成されるものであり、ここでは
酸化膜分離法によつてnpnトランジスタを形成す
る方法について述べる。勿論、これ以外の上記各
種分離法を用いる場合、さらにはpnpトランジス
タについても適用できるものである。
接合分離、選択酸化技術を用いた酸化膜分離、ま
たは三重拡散を用いる方法などによつて電気的に
独立した島内に形成されるものであり、ここでは
酸化膜分離法によつてnpnトランジスタを形成す
る方法について述べる。勿論、これ以外の上記各
種分離法を用いる場合、さらにはpnpトランジス
タについても適用できるものである。
一方、BIP・ICにおけるトランジスタを用いた
高速ロジツク回路においては、トランジスタの飽
和を低減するために、第１図に示すようにコレク
タＣ・ベースＢ間にSBD２をクランプしたトラン
ジスタ１が用いられ、一般にＳ・TTL
（Schottky Tran−sistor Transistor logic）や
LS・TTL（Low power STTL）のロジツクIC
として広く使用されている。
高速ロジツク回路においては、トランジスタの飽
和を低減するために、第１図に示すようにコレク
タＣ・ベースＢ間にSBD２をクランプしたトラン
ジスタ１が用いられ、一般にＳ・TTL
（Schottky Tran−sistor Transistor logic）や
LS・TTL（Low power STTL）のロジツクIC
として広く使用されている。
この様にSBD２でクランプされたトランジスタ
１においては、従来第２図ａ〜ｅに示す方法で製
造されていたものであり、以下この図に基づいて
従来の方法を説明する。まず、第２図ａに示すよ
うに、低不純物濃度のｐ形（p-形）シリコン基
板１０にコレクタ埋込層となる高不純物濃度のｎ
形（n+形）層２０を選択的に形成した後、それ
らの上にn-形エピタキシヤル層３０を成長させ
る。次に、第２図ｂに示すように下敷酸化膜１０
１および窒化膜２０１をn-形エピタキシヤル層
３０上に形成し、窒化膜２０１をパターニングし
て、この窒化膜２０１をマスクとして選択酸化を
施して厚い分離酸化膜１０２を形成するが、この
とき、この分離酸化膜１０２の下にはチヤネルカ
ツト用のｐ形層４０が同時に形成される。次に、
第２図ｃに示すように、上述の選択酸化用のマス
クとして用いた窒化膜２０１を下敷酸化膜１０１
とともに除去して、あらためてイオン注入保護用
の酸化膜１０３をn-形エピタキシヤル層３０上
に形成し、ホトレジスト膜（この段階でのホトレ
ジスト膜は図示せず）をマスクとして外部ベース
層及びSBDのガードリング層となるp+形層５０
を、更に、上記ホトレジスト膜を除去し、あらた
めてホトレジスト膜３０１を形成し、これをマス
クとして活性ベース層となるｐ形層６０をイオン
注入法によつて形成する。つづいて、第３図ｄに
示すようにホトレジスト膜３０１を除去し、一般
にホスシリケートガラス（PSG）からなるパツシ
ベーシヨン膜４０１を被着させ、ベースイオン注
入層５０，６０のアニールとPSG膜４０１の焼し
めとをかねた熱処理を行なつて、中間段階の外部
ベース層５０および活性ベース層６０とした後、
PSG膜４０１に所要の開口７０および７１を形成
して、イオン注入法によつてエミツタ層となるべ
きn+形層８０およびコレクタ電極取り出し層と
なるべきn+形層８１を形成する。その後、第２
図ｅに示すように各イオン注入層をアニールし
て、外部ベース層５０および活性ベース層６０を
完成させるとともにエミツタ層８０およびコレク
タ電極取り出し層８１を形成した後に、PSG膜４
０１にベース電極取り出し用の開口およびSBD用
の開口となる開口部７２を形成し、各開口部７
０，７１、および７２に電極の突き抜け防止をか
ねて金属シリサイド〔白金シリサイド（Pt−
Si）、パラジウムシリサイド（Pd−Si）など〕膜
５０１を形成する。この時開口部７２において
n-形エピタキシヤル層３０とその上の金属シリ
サイド膜５０１とでSBDが形成される。その後、
金属シリサイド膜５０１上にアルミニウム
（Al）のような低抵抗金属によつてベース電極配
線９１、エミツタ電極配線９２およびコレクタ電
極配線９３を形成する。
１においては、従来第２図ａ〜ｅに示す方法で製
造されていたものであり、以下この図に基づいて
従来の方法を説明する。まず、第２図ａに示すよ
うに、低不純物濃度のｐ形（p-形）シリコン基
板１０にコレクタ埋込層となる高不純物濃度のｎ
形（n+形）層２０を選択的に形成した後、それ
らの上にn-形エピタキシヤル層３０を成長させ
る。次に、第２図ｂに示すように下敷酸化膜１０
１および窒化膜２０１をn-形エピタキシヤル層
３０上に形成し、窒化膜２０１をパターニングし
て、この窒化膜２０１をマスクとして選択酸化を
施して厚い分離酸化膜１０２を形成するが、この
とき、この分離酸化膜１０２の下にはチヤネルカ
ツト用のｐ形層４０が同時に形成される。次に、
第２図ｃに示すように、上述の選択酸化用のマス
クとして用いた窒化膜２０１を下敷酸化膜１０１
とともに除去して、あらためてイオン注入保護用
の酸化膜１０３をn-形エピタキシヤル層３０上
に形成し、ホトレジスト膜（この段階でのホトレ
ジスト膜は図示せず）をマスクとして外部ベース
層及びSBDのガードリング層となるp+形層５０
を、更に、上記ホトレジスト膜を除去し、あらた
めてホトレジスト膜３０１を形成し、これをマス
クとして活性ベース層となるｐ形層６０をイオン
注入法によつて形成する。つづいて、第３図ｄに
示すようにホトレジスト膜３０１を除去し、一般
にホスシリケートガラス（PSG）からなるパツシ
ベーシヨン膜４０１を被着させ、ベースイオン注
入層５０，６０のアニールとPSG膜４０１の焼し
めとをかねた熱処理を行なつて、中間段階の外部
ベース層５０および活性ベース層６０とした後、
PSG膜４０１に所要の開口７０および７１を形成
して、イオン注入法によつてエミツタ層となるべ
きn+形層８０およびコレクタ電極取り出し層と
なるべきn+形層８１を形成する。その後、第２
図ｅに示すように各イオン注入層をアニールし
て、外部ベース層５０および活性ベース層６０を
完成させるとともにエミツタ層８０およびコレク
タ電極取り出し層８１を形成した後に、PSG膜４
０１にベース電極取り出し用の開口およびSBD用
の開口となる開口部７２を形成し、各開口部７
０，７１、および７２に電極の突き抜け防止をか
ねて金属シリサイド〔白金シリサイド（Pt−
Si）、パラジウムシリサイド（Pd−Si）など〕膜
５０１を形成する。この時開口部７２において
n-形エピタキシヤル層３０とその上の金属シリ
サイド膜５０１とでSBDが形成される。その後、
金属シリサイド膜５０１上にアルミニウム
（Al）のような低抵抗金属によつてベース電極配
線９１、エミツタ電極配線９２およびコレクタ電
極配線９３を形成する。
第３図はこの従来方法で製造されたトランジス
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにn+形外部ベース層５
０を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層８０とベース電極開口７２と
の距離D1（第３図図示）にも依存し、従来のも
のではベース電極配線９１とエミツタ電極配線９
２との間隔と各電極配線９１，９２の各開口７
２，７０からのはみ出し分との合計距離となつて
おり、ホトエツチングの精度を向上して電極配線
間隔を小さくしても、上記はみ出し分はどうして
も残り、距離D1を小さくするには限度があつ
た。
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにn+形外部ベース層５
０を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層８０とベース電極開口７２と
の距離D1（第３図図示）にも依存し、従来のも
のではベース電極配線９１とエミツタ電極配線９
２との間隔と各電極配線９１，９２の各開口７
２，７０からのはみ出し分との合計距離となつて
おり、ホトエツチングの精度を向上して電極配線
間隔を小さくしても、上記はみ出し分はどうして
も残り、距離D1を小さくするには限度があつ
た。
この発明は以上のような点に鑑みてなされたも
ので、SBDを有した半導体装置において、シリコ
ン膜と金属シリサイド膜との重畳層を介してベー
ス領域に接続することによつて、ベース抵抗及び
容量の低減の低減化を図り、周波数特性の向上を
図るとともに、エミツタ層領域とベース電極開口
との距離の中に両電極配線の各開口からのはみ出
し分を考慮する必要がない半導体装置及びその製
造方法を提供することを目的とするものである。
ので、SBDを有した半導体装置において、シリコ
ン膜と金属シリサイド膜との重畳層を介してベー
ス領域に接続することによつて、ベース抵抗及び
容量の低減の低減化を図り、周波数特性の向上を
図るとともに、エミツタ層領域とベース電極開口
との距離の中に両電極配線の各開口からのはみ出
し分を考慮する必要がない半導体装置及びその製
造方法を提供することを目的とするものである。
第４図ａ〜ｇはこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図
で、第２図の従来例と同等部分は同一符号で示
す。まず、第２図ｂに示す状態までは従来と同様
に、p-形シリコン基板１０にn+形コレクタ埋込
層２０、n-形エピタキシヤル層３０、チヤネル
カツト用ｐ形層４０および分離用酸化膜１０２を
形成した後、第２図ｂにおける窒化膜２０１およ
び下敷酸化膜１０１を除去し、第４図ａに示すよ
うに、あらためてイオン注入保護用の酸化膜１０
３を形成し、図示しないホトレジストマスクを介
して活性ベース領域となるｐ形層６０とSBDのガ
ードリング層６１とをイオン注入法によつて形成
し、ベース電極開口となるべき領域近傍の上記酸
化膜１０３を除去し、その除去部分を含めて全上
面にポリシリコン膜６０１を被着させる。次に、
第４図ｂに示すように、このポリシリコン膜６０
１の表面にｐ形不純物を全面に導入してから、シ
ンタリングを行なうことによつてｐ形層６０を中
間段階の活性ベース領域６０とした後、ポリシリ
コン膜６０１を選択エツチング除去し、改めて酸
化を行つて、酸化膜１０３があつた位置に酸化膜
１０５、残されたポリシリコン膜６０１の上に酸
化膜１０６を形成し、更に全上面にPSG膜４０１
を形成する。次に第４図ｃに示すように、ホトレ
ジストマスク３０２を用いた選択エツチングによ
つて、ポリシリコン膜６０１の上、ベース電極取
り出し領域、SBDの形成される領域、エミツタ層
およびコレクタ電極取り出し層となるべき領域、
並びに分離酸化膜１０２の上の酸化膜１０５，１
０６及びPSG膜４０１を除去する。次に、第４図
ｄに示すように、新しいホトレジスト膜３０３で
ベース電極部とSBDの形成される領域とを覆い、
ｎ形不純物を高濃度にイオン注入してエミツタ領
域となるべきn+形層８０およびコレクタ電極取
り出し層となるべきn+形層８１を形成する。次
に第４図ｅに示すように、ホトレジスト膜３０３
を除去した後、Pt、Pd、Ti、Ｗ、Moなどのシリ
コンとの間に金属シリサイドを形成する金属層５
００を全上面に蒸着またはスパツタリングよつて
形成した後、シンタリングを行なつて金属シリサ
イド膜５０１をシリコン基体の露出面及びポリシ
リコン膜６０１表面の上に形成するとともに、活
性ベース領域６０SBD領域、エミツタ領域８０お
よびコレクタ領域８１を完成する。次に第４図ｆ
に示すように、金属シリサイド膜５０１を残して
金属層５００をエツチング除去した後、窒化膜２
０２を被着させ、更にその上に各電極のためのコ
ンタクト孔形成用のホトレジストマスク３０４を
形成する。そして、第４図ｇに示すように、窒化
膜２０２に選択エツチングを施してベース電極用
コンタクト孔７２、エミツタ電極用コンタクト孔
７０およびコレクタ電極用コンタクト孔７１を形
成した後、例えばAlなどの低抵抗金属によつて
ベース電極配線９１、エミツタ電極配線９２およ
びコレクタ電極配線９３をそれぞれ形成する。
方法の主要工程段階における状態を示す断面図
で、第２図の従来例と同等部分は同一符号で示
す。まず、第２図ｂに示す状態までは従来と同様
に、p-形シリコン基板１０にn+形コレクタ埋込
層２０、n-形エピタキシヤル層３０、チヤネル
カツト用ｐ形層４０および分離用酸化膜１０２を
形成した後、第２図ｂにおける窒化膜２０１およ
び下敷酸化膜１０１を除去し、第４図ａに示すよ
うに、あらためてイオン注入保護用の酸化膜１０
３を形成し、図示しないホトレジストマスクを介
して活性ベース領域となるｐ形層６０とSBDのガ
ードリング層６１とをイオン注入法によつて形成
し、ベース電極開口となるべき領域近傍の上記酸
化膜１０３を除去し、その除去部分を含めて全上
面にポリシリコン膜６０１を被着させる。次に、
第４図ｂに示すように、このポリシリコン膜６０
１の表面にｐ形不純物を全面に導入してから、シ
ンタリングを行なうことによつてｐ形層６０を中
間段階の活性ベース領域６０とした後、ポリシリ
コン膜６０１を選択エツチング除去し、改めて酸
化を行つて、酸化膜１０３があつた位置に酸化膜
１０５、残されたポリシリコン膜６０１の上に酸
化膜１０６を形成し、更に全上面にPSG膜４０１
を形成する。次に第４図ｃに示すように、ホトレ
ジストマスク３０２を用いた選択エツチングによ
つて、ポリシリコン膜６０１の上、ベース電極取
り出し領域、SBDの形成される領域、エミツタ層
およびコレクタ電極取り出し層となるべき領域、
並びに分離酸化膜１０２の上の酸化膜１０５，１
０６及びPSG膜４０１を除去する。次に、第４図
ｄに示すように、新しいホトレジスト膜３０３で
ベース電極部とSBDの形成される領域とを覆い、
ｎ形不純物を高濃度にイオン注入してエミツタ領
域となるべきn+形層８０およびコレクタ電極取
り出し層となるべきn+形層８１を形成する。次
に第４図ｅに示すように、ホトレジスト膜３０３
を除去した後、Pt、Pd、Ti、Ｗ、Moなどのシリ
コンとの間に金属シリサイドを形成する金属層５
００を全上面に蒸着またはスパツタリングよつて
形成した後、シンタリングを行なつて金属シリサ
イド膜５０１をシリコン基体の露出面及びポリシ
リコン膜６０１表面の上に形成するとともに、活
性ベース領域６０SBD領域、エミツタ領域８０お
よびコレクタ領域８１を完成する。次に第４図ｆ
に示すように、金属シリサイド膜５０１を残して
金属層５００をエツチング除去した後、窒化膜２
０２を被着させ、更にその上に各電極のためのコ
ンタクト孔形成用のホトレジストマスク３０４を
形成する。そして、第４図ｇに示すように、窒化
膜２０２に選択エツチングを施してベース電極用
コンタクト孔７２、エミツタ電極用コンタクト孔
７０およびコレクタ電極用コンタクト孔７１を形
成した後、例えばAlなどの低抵抗金属によつて
ベース電極配線９１、エミツタ電極配線９２およ
びコレクタ電極配線９３をそれぞれ形成する。
第５図はこのようにして製造されたSBDでクラ
ンプされたトランジスタの平面パターン図で、図
に示すように、エミツタ領域８０と、ベース電極
９１につながつているポリシリコン膜６０１およ
び金属シリサイド膜５０１との距離D2はマスク
寸法によつて本質的にきまり、従来の場合のよう
に電極配線のはみ出し分が含まれないので、従来
の第２図に示した距離D1に比して小さくでき
る。ベース抵抗はその分だけ小さくなるのみでな
く、従来のp+形外部ベース層５２（数＋Ω／□
〜100Ω／□）の代りに低比抵抗の金属シリサイ
ド膜６０１（数Ω／□〜数＋Ω／□）を用いたの
で小さくなる。更に、p+形外部ベース領域５２
を用いず、ベース領域６０自体若干小さくなつて
いるので、ベース・コレクタ容量も小さくなり、
トランジスタの周波数特性は改良される。また
SBDは本発明の製造工程で追加工程なく従来通り
形成される。
ンプされたトランジスタの平面パターン図で、図
に示すように、エミツタ領域８０と、ベース電極
９１につながつているポリシリコン膜６０１およ
び金属シリサイド膜５０１との距離D2はマスク
寸法によつて本質的にきまり、従来の場合のよう
に電極配線のはみ出し分が含まれないので、従来
の第２図に示した距離D1に比して小さくでき
る。ベース抵抗はその分だけ小さくなるのみでな
く、従来のp+形外部ベース層５２（数＋Ω／□
〜100Ω／□）の代りに低比抵抗の金属シリサイ
ド膜６０１（数Ω／□〜数＋Ω／□）を用いたの
で小さくなる。更に、p+形外部ベース領域５２
を用いず、ベース領域６０自体若干小さくなつて
いるので、ベース・コレクタ容量も小さくなり、
トランジスタの周波数特性は改良される。また
SBDは本発明の製造工程で追加工程なく従来通り
形成される。
なお、コレクタ・ベース及びベース・エミツタ
接合のウエハ表面での端部はPSG膜４０１で保護
されており、更に、コンタクト孔形成時の被膜と
して窒化膜２０２を用いたのは、開口としては酸
化膜１０５、PSG膜４０１の開口を用いるため
で、従つて、窒化膜２０２への開口は、PSG膜４
０１の開口より若干大きめにする。
接合のウエハ表面での端部はPSG膜４０１で保護
されており、更に、コンタクト孔形成時の被膜と
して窒化膜２０２を用いたのは、開口としては酸
化膜１０５、PSG膜４０１の開口を用いるため
で、従つて、窒化膜２０２への開口は、PSG膜４
０１の開口より若干大きめにする。
この発明は以上述べたように、シヨツトキ・バ
リア・ダイオードを有する半導体装置において、
シヨツトキ・バリア・ダイオードのガードリング
層の一部に接続されるとともに分離領域に延在し
たシリコン膜を形成し、シヨツトキ・バリア・ダ
イオードを形成する金属シリサイド膜を、ベース
領域の一部、ガードリング層、及びシリコン膜上
に形成し、ベース電極をシリコン膜上の金属シリ
サイド膜上に形成したので、ベース電極取り出し
領域とエミツタ領域との距離を小さくしベース抵
抗を小さくでき、高不純物濃度の外部ベース層を
設けないので、ベース・コレクタ間容量を小さく
でき、周波数特性の良好なSBDクランプされた半
導体装置が得られるという効果がある。
リア・ダイオードを有する半導体装置において、
シヨツトキ・バリア・ダイオードのガードリング
層の一部に接続されるとともに分離領域に延在し
たシリコン膜を形成し、シヨツトキ・バリア・ダ
イオードを形成する金属シリサイド膜を、ベース
領域の一部、ガードリング層、及びシリコン膜上
に形成し、ベース電極をシリコン膜上の金属シリ
サイド膜上に形成したので、ベース電極取り出し
領域とエミツタ領域との距離を小さくしベース抵
抗を小さくでき、高不純物濃度の外部ベース層を
設けないので、ベース・コレクタ間容量を小さく
でき、周波数特性の良好なSBDクランプされた半
導体装置が得られるという効果がある。
第１図はSBDをクランプしたnpnトランジスタ
の回路図、第２図ａ〜ｅは従来の製造方法の主要
工程段階における状態を示す断面図、第３図は従
来方法で製造されたトランジスタの平面パターン
図、第４図ａ〜ｇはこの発明の一実施例になる製
造方法の主要工程段階における状態を示す断面
図、第５図はこの実施例の方法で製造されたトラ
ンジスタの平面パターン図である。 図において、１はトランジスタ、２はシヨツト
キ・バリア・ダイオード、１０はp-形シリコン
基板、３０はn-形エピタキシヤル層（第１導電
型層）、６０はベース領域、６１はガードリング
層、８０はエミツタ領域、９１はベース電極、９
２はエミツタ電極、９３はコレクタ電極、１０２
は分離酸化膜、５０１は金属シリサイド膜、６０
１はシリコン膜である。なお、各図中、同一符号
は同一又は相当部分を示す。
の回路図、第２図ａ〜ｅは従来の製造方法の主要
工程段階における状態を示す断面図、第３図は従
来方法で製造されたトランジスタの平面パターン
図、第４図ａ〜ｇはこの発明の一実施例になる製
造方法の主要工程段階における状態を示す断面
図、第５図はこの実施例の方法で製造されたトラ
ンジスタの平面パターン図である。 図において、１はトランジスタ、２はシヨツト
キ・バリア・ダイオード、１０はp-形シリコン
基板、３０はn-形エピタキシヤル層（第１導電
型層）、６０はベース領域、６１はガードリング
層、８０はエミツタ領域、９１はベース電極、９
２はエミツタ電極、９３はコレクタ電極、１０２
は分離酸化膜、５０１は金属シリサイド膜、６０
１はシリコン膜である。なお、各図中、同一符号
は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一主面上に分離領域に囲まれて
形成された第１導電型のコレクタ領域、このコレ
クタ領域内に形成され、表面が露出された第２導
電型のベース領域、上記コレクタ領域内に主表面
が露出して形成され、一側面が上記分離領域と接
するとともに、シヨツトキ・バリア・ダイオード
形成領域を囲うように上記ベース領域に接続され
た第２導電型のガードリング層、上記ベース領域
内に表面が露出して形成された第１導電型のエミ
ツタ領域、上記ガードリング層の少なくとも一部
に接続されるとともに上記分離領域上まで延在さ
れたシリコン膜、上記コレクタ領域に接続された
コレクタ電極、上記エミツタ領域に接続されたエ
ミツタ電極、上記ベース領域の一部、上記ガード
リング層の一部、上記シリコン膜、およびコレク
タ領域に形成されるシヨツトキ・バリア・ダイオ
ード形成領域上に形成され、シヨツトキ・バリ
ア・ダイオード形成領域とでシヨツトキ・バリ
ア・ダイオードを形成する金属シリサイド膜、上
記シリコン膜上に形成された金属シリサイド膜上
に形成されたベース電極を備えた半導体装置。 ２ シリコン膜を多結晶シリコン膜としたことを
特徴とする特許請求の範囲第１項記載の半導体装
置。 ３ 半導体基板の一主面上に分離領域に囲まれる
コレクタ領域を構成すべき第１導電型層を形成す
る第１の工程、この第１導電型層のコレクタ領域
の表面部の一部に、第２導電型のベース領域及び
上記分離領域に一側面が接するとともにシヨツト
キ・バリア・ダイオード形成領域を囲うようにベ
ース領域に接続されるガードリング層を形成する
第２の工程、上記ガードリング層の少なくとも一
部と接続されるとともに上記分離領域上まで延在
されたシリコン膜を形成する第３の工程、上記ベ
ース層及びガードリング層上を含む上記第１導電
形層の表面上並びに上記シリコン膜の上にシリコ
ン酸化膜を形成する第４の工程、上記シリコン酸
化膜に選択エツチングを施して、上記コレクタ領
域の電極取り出し部およびベース領域におけるエ
ミツタ領域形成部の上、ベース領域の一部、コレ
クタ領域におけるシヨツトキ・バリア・ダイオー
ド形成領域、及びガードリング層の上、並びに上
記シリコン膜の上の上記シリコン酸化膜を除去す
る第５の工程、上記ベース領域の一部、シヨツト
キ・バリア・ダイオード形成領域、及びガードリ
ング層の上、並びに上記シリコン膜との上をレジ
スト膜で覆うたのち、上記コレクタ領域の電極取
り出し部および上記エミツタ領域形成部に第１導
電形の不純物を高濃度に注入し上記レジスト膜を
除去後アニーリングを施してエミツタ領域および
コレクタ電極取り出し層を形成する第６の工程、
エミツタ領域の上、コレクタ電極取り出し層の
上、並びにベース領域の一部、シヨツトキ・バリ
ア・ダイオード形成領域、ガードリング層および
上記シリコン膜の上に金属シリサイド膜を形成
し、シヨツトキ・バリア・ダイオード形成領域に
おいて、金属シリサイド膜と第１導電型層とでシ
ヨツトキ・バリア・ダイオードを形成する第７の
工程、上記分離領域の上および上記分離領域で囲
まれ上記各工程を経た領域に窒化膜を形成しそれ
ぞれこの窒化膜に設けた開孔を通して上記シリコ
ン膜上位置にベース電極、エミツタ領域上位置に
エミツタ電極およびコレクタ電極取り出し層上位
置にコレクタ電極を形成する第８の工程を備えた
ことを特徴とする半導体装置の製造方法。 ４ シリコン膜に多結晶シリコン膜を用い、第３
の工程では多結晶シリコン膜を全上面に形成し第
２導電形の不純物を導入後パターニングを施して
ベース領域上の一部からこれに接する分離領域の
上にわたつて残すことを特徴とする特許請求の範
囲第３項記載の半導体装置の製造方法。 ５ 第８の工程におけるエミツタ領域およびコレ
クタ電極取り出し層上に位置する窒化膜の開孔は
それぞれ当該部位におけるシリコン酸化膜の開孔
より大きくすることを特徴とする特許請求の範囲
第３項または第４項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100182A JPS5968963A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100182A JPS5968963A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968963A JPS5968963A (ja) | 1984-04-19 |
| JPS6246072B2 true JPS6246072B2 (ja) | 1987-09-30 |
Family
ID=16092993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18100182A Granted JPS5968963A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968963A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252969A (ja) * | 1986-04-25 | 1987-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6393151A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置 |
| JP2010135709A (ja) * | 2008-12-03 | 2010-06-17 | Motohiro Oda | 新構造半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107279A (en) * | 1978-02-10 | 1979-08-22 | Nec Corp | Semiconductor device |
-
1982
- 1982-10-13 JP JP18100182A patent/JPS5968963A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107279A (en) * | 1978-02-10 | 1979-08-22 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5968963A (ja) | 1984-04-19 |
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