JPH0318738B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は半導体装置の製造方法に係り、特に
バイポーラ型半導体集積回路装置（以下「BIP・
IC」という。）におけるトランジスタの電極引出
部の形成方法の改良に関するものである。

［従来技術］ 一般に、BIP・ICにおけるトランジスタは、pn
接合分離、選択酸化技術を用いた酸化膜分離、ま
たは３重拡散を用いる方法などによつて電気的に
独立した島内に形成される。ここでは酸化膜分離
法によつてnpnトランジスタを形成する方法につ
いて述べる。もちろん、これ以外の上記各種分離
法を用いる場合、さらにはpnpトランジスタにつ
いても適用できるものである。

第１図ａ〜ｅは従来の製造方法の使用工程段階
における状態を示す断面図である。以下この図に
ついて従来の方法を簡単に説明する。低不純物濃
度のｐ形（ｐ−形）シリコン基板１上にコレクタ
埋込層となる高不純物濃度のｎ形（n⁺形）層２
を選択的に形成した後、それらの上にn^-形エピ
タキシヤル層３を成長させる［第１図ａ］。次に、
下敷酸化膜１０１の上に形成した窒化膜２０１を
マスクとして選択酸化を施して厚い分離酸化膜１
０２を形成するが、このときこの分離酸化膜１０
２の下にはチヤンネルカツト用のｐ形層４が同時
に形成される。［第１図ｂ］。次に、上述の選択酸
化用のマスクとして用いた窒化膜２０１を下敷酸
化膜１０１とともに除去して、改めてイオン注入
保護用の酸化膜１０３を形成し、フオトレジスト
膜（この段階でのフオトレジスト膜は図示せず）
をマスクとして、外部ベース層となるp⁺形層５
を、さらに、上記フオトレジスト膜を除去し、改
めてフオトレジスト膜３０１を形成し、これをマ
スクとして活性ベース層となるｐ形層６をイオン
注入法によつて形成する［第１図ｃ］。続いて、
フオトレジスト膜３０１を除去し、一般にホスシ
リケートガラス（PSG）からなるパツシベーシ
ヨン膜４０１を被着させ、ベースイオン注入層
５，６のアニールとPSG膜４０１の焼きしめと
を兼ねた熱処理を行なつて、中間段階の外部ベー
ス層５１および活性ベース層６１とした後、
PSG膜４０１に所要の開孔７０および８０を形
成して、イオン注入法によつてエミツタ層となる
べきn⁺形層７およびコレクタ電極取出層となる
べきn⁺形層８を形成する［第１図ｄ］。その後、
各イオン注入層をアニールし、外部ベース層５２
および活性ベース層６２を完成させるとともにエ
ミツタ層７１およびコレクタ電極取出層８１を形
成した後に、ベース電極取出用の開孔５０を形成
し、各開孔部５０，７０および８０に電極の突抜
け防止用の金属シリサイド［白金シリサイド
（Pt−Si）、パラジウムシリサイド（Pd−Si）な
ど］膜５０１を形成した上で、アルミニウム
（Al）のような低抵抗金属によつてベース電極配
線９、エミツタ電極配線１０およびコレクタ電極
配線１１を形成する［第１図ｅ］。

第２図はこの従来方法で製造されたトランジス
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp⁺形外部ベース５２
を設けたのであるが、これはベース・コレクタ容
量の増大を招くという欠点がある。また、ベース
抵抗はエミツタ層７１とベース電極取出開孔５０
との距離D₁にも依存し、従来のものではベース
電極配線９とエミツタ電極配線１０との間隔と各
電極配線９，１０の各開孔５０，７０からのはみ
出し分との合計距離となつており、フオトエツチ
ングの精度を向上して電極配線間隔を小さくして
も、上記はみ出し分はどうしても残る。

［発明の概要］ この発明は以上のような点に鑑みてなされたも
ので、ベース電極をポリシリコン膜と金属シリサ
イド膜との重畳層を介して活性ベース領域から直
接取出すようにすることとエミツタ電極の一部を
ポリシリコン膜で形成してこのポリシリコン膜を
マスクとして上記ベースの金属シリサイド膜形成
のためのコンタクト開けを行なうことによつて、
エミツタ層とベース電極開孔との距離の中に両電
極配線の各開孔からのはみ出し分を組入れる要が
なく、上記距離を短縮でき、しかも高不純物濃度
の外部ベース層を用いずにベース・コレクタ容量
の増大の生じない半導体装置の製造方法を提供す
ることを目的としている。

［発明の実施例］ 第３図ａ〜ｇはこの発明の一実施例により製造
方法の主要工程段階における状態を示す断面図
で、第１図の従来例と同等部分は同一符号で示
す。まず、第１図ｂに示す状態までは従来と同様
に、p^-形シリコン基板１にn⁺形コレクタ埋込量
２、n^-形エピタキシヤル層３、チヤンネルカツ
ト用ｐ形層４および分離用酸化膜１０２を形成し
た後、第１図ｂにおける窒化膜２０１および下敷
酸化膜１０１を除去し、改めてイオン注入保護用
の酸化膜１０３を形成し、図示しないフオトレジ
ストマスクを介して活性ベース層となるｐ形層６
をイオン注入法によつて形成し、ベース電極開孔
となるべき領域近傍の上記酸化膜１０３を除去
し、その除去部分を含めて全上面にポリシリコン
膜６０１を被着させる［第３図ａ］。次に、ポリ
シリコン膜６０１の表面にｐ形不純物を全面に導
入してから、シンタリングを行なうことによつて
ｐ形層６を中間段階の活性ベース領域６１とした
後、ポリシリコン膜６０１を選択エツチング除去
し、改めて酸化を行なつて酸化膜１０３があつた
位置に酸化膜１０５、残されたポリシリコン膜６
０１の上に酸化膜１０６を形成し、さらに全上面
にPSG膜４０１を形成する［第３図ｂ］。次に、
フオトレジストマスク（図示せず）を用いた選択
エツチングによつて、エミツタ層およびコレクタ
電極取出層となるべき領域の酸化膜１０５および
PSG膜４０１を除去し、ポリシリコン膜６０２
を被着させて、このポリシリコン膜にｎ形不純物
を高濃度にイオン注入した後ドライブを行ない該
ポリシリコン膜から拡散させてエミツタ層となる
べきn⁺形層７１およびコレクタ電極取出層とな
るべきn⁺形層８１を形成する［第３図Ｃ］。次
に、上記拡散源となつたポリシリコン膜部分６０
２，６０３のみを残すように選択エツチングした
後、レジスト膜３０２をマスクとしてベース・コ
ンタクトの窓開けを行なう［第３図ｄ］。このと
き、レジスト膜３０２は上記エミツタ層形成のポ
リシリコン膜６０２の内部になるようにして、上
記ポリシリコン膜を一部マスクとしてベース・コ
ンタクトとそれに続くポリシリコン膜６０１上の
酸化膜１０６、PSG膜４０１をエツチング除し
ている。低温（800℃〜900℃程度）での酸化を行
なつてn⁺層のポリシリコン膜６０２，６０３上
に厚い酸化膜１０８を、またｐ層のシリコン基板
６２とp⁺層のポリシリコン膜上に薄い酸化膜１
０７を形成する［第３図ｅ］。これはよく知られ
たようにn⁺不純物のリンや砒素が高濃度に入つ
たシリコンおよびポリシリコンでは低温ほど増速
酸化が行なわれることを使用している。次に、酸
化膜１０７のみをウオツシユアウトしてPt、Pd、
Ti、Ｗ、Moなどのシリコンおよびポリシリコン
膜との間に金属シリサイドを形成する金属層（図
示せず）を全上面に蒸着またはスパツタリングに
よつて形成した後、シンタリングを行なつて金属
シリサイド膜５０１，５０２をシリコン基体の露
出面およびポリシリコン膜６０１の表面の上に形
成してから金属シリサイドを残して金属層を王水
などでエツチング除去する［第３図ｆ］。次に、
パツシベーシヨン用窒化膜２０２（酸化膜でもよ
い）を被着させた後にこの窒化膜２０２および酸
化膜１０８に選択エツチングを施してベース電極
用コンタクト孔５０、エミツタ電極用コンタクト
孔７０およびコレクタ電極用コンタクト孔８０を
形成した後、たとえばAlなどの低抵抗金属によ
つてベース電極配線９、エミツタ電極配線１０お
よびコレクタ電極配線１１をそれぞれ形成する
［第３図ｇ］。

さらに別の一実施例としてベース電極の一部と
なるポリシリコン膜６０１の形成に際して、第４
図に示すように、第３図ａでの酸化膜１０３のエ
ツチングを過剰に行なうことでシリコン島３の側
壁にポリシリコン膜６０１が接するようになり、
第３図ｇ中のポリシリコン膜６０１のベース層６
２との接面９０が小さくてもよくベース面積の縮
小が行なえる。酸化膜のエツチングはポリシリコ
ン膜６０１からの拡散層６３がベース層６２の深
さと同程度となることが耐圧の関係から最も良
い。またポリシリコン膜６０１の形成をベース層
６２の形成前に行なつてベース層の深さの制御と
結晶欠陥防止の向上を行なうことができる。

第５図はこのようにして製造された従来法の第
２図に対応するトランジスタの平面パターン図
で、図に示すように、エミツタ層７１とベース電
極９につながつているポリシリコン膜６０１およ
び金属シリサイド膜５０１との距離D₂は拡散の
ための窓開け部（７１に相当）と拡散源となるポ
リシリコン膜６０２との重ね合わせ部分で決まる
ので、従来の第２図に示した距離D₁に比して小
さくできる。ベース抵抗はその分だけ小さくなる
のみでなく、従来のp⁺形外部ベース層５２（数
10Ω／口〜100Ω／口）の代わりに低抵抗の金属
シリサイド膜５０１（数Ω／口〜数100Ω／口）
を用いたので小さくなる。さらに、p⁺形外部ベ
ース層５２を用いず、ベース層６２自体若干小さ
くなつているので、ベース・コレクタ容量も小さ
くなり、トランジスタの周波数特性は改良され
る。

［発明の効果］ 以上説明したように、この発明によれば、ベー
ス電極をポリシリコン膜と金属シリサイド膜との
２重層で引出ベース層に隣接する分離酸化膜上に
形成しエミツタ電極の一部をポリシリコン膜で形
成してこのポリシリコン膜をマスクとして上記ベ
ースの金属シリサイド膜形成のためのベース・コ
ンタクト開けを行なつたので、ベース電極取出領
域とエミツタ層との距離を小さくしベース抵抗を
小さくできる。また、高不純物濃度の外部ベース
層を設けないで、ベース・コレクタ間容量を小さ
くでき、周波数特性の良好なトランジスタが得ら
れるなどの効果がある。

【図面の簡単な説明】

第１図ａ〜ｅは従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で
製造されたトランジスタの平面パターン図、第３
図ａ〜ｇはこの発明の一実施例になる製造方法の
主要工程段階における状態を示す断面図、第４図
は本発明の別の実施例になる製造方法の主要工程
での断面図、第５図はこの実施例の方法で製造さ
れたトランジスタの平面パターン図である。 図において、１はp^-形シリコン基板、３はn^-
型エピタキシヤル層（第１伝導形層）、６，６１，
６２はベース層、７，７１はエミツタ層、８，８
１はコレクタ電極取出層、９はベース電極、１０
はエミツタ電極、１１はコレクタ電極、１０２は
分離酸化膜、１０１，１０５，１０６，１０７，
１０８はシリコン酸化膜、２０１，２０２は窒化
膜、３０２はレジスト膜、４０１はPSG膜（絶
縁膜）、６００，６０１，６０２はシリコン膜、
５００，５０１は金属シリサイド膜である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の表面部に分離領域に囲まれコレ
   クタ領域を構成すべき第１伝導形層を形成する第
   １の工程、この第１伝導形層の表面部の一部に第
   ２伝導形のベース層を形成する第２の工程、上記
   ベース層上の一部からこれに接する上記分離領域
   の上にわたつてシリコン膜を形成する第３の工
   程、上記ベース層上を含む上記第１伝導形層の表
   面上および上記シリコン膜の上にシリコン酸化膜
   を形成する第４の工程、上記シリコン酸化膜に選
   択エツチングを施してコレクタ電極取出層を形成
   すべき部分およびエミツタ層を形成すべき部分の
   上の上記シリコン酸化膜を除去する第５の工程、
   この工程後シリコン膜を形成し第１伝導形の不純
   物を高濃度に導入した後、アニーリングを施して
   上記コレクタ電極取出層を形成すべき部分および
   上記エミツタ層を形成すべき部分に第１伝導形の
   不純物をシリコン膜から第１伝導形層およびベー
   ス層内に拡散させてコレクタ電極取出層およびエ
   ミツタ層を形成する第６の工程、上記シリコン膜
   がエミツタ層およびコレクタ電極取出層を覆い隠
   す部分を除いて、上記シリコン膜を選択的に除去
   する第７の工程、上記シリコン膜の一部を含めて
   選択的に上記ベース層上およびシリコン膜上の酸
   化膜を除去する第８の工程、第１伝導形の不純物
   が高濃度に導入された少なくともエミツタ層上の
   シリコン膜上に第１の酸化膜を、および第８の工
   程で露出されたベース電極形成部上に上記第１の
   酸化膜より薄い第２の酸化膜を比較的低温で酸化
   することによつて形成する第９の工程、第９の工
   程で形成されたベース電極形成部上の第２の酸化
   膜をウオツシユアウトする第10の工程、上記ベー
   ス電極取出領域および上記ベース層上のシリコン
   膜の上に金属シリサイド膜を形成する第11の工
   程、ならびに上記分離領域の上および上記分離領
   域で囲まれ上記各工程を経た領域上に保護膜を形
   成しそれぞれこの保護膜に設けた開孔を通して上
   記シリコン膜上位置にベース電極、エミツタ層上
   位置にエミツタ電極およびコレクタ電極取出層上
   位置にコレクタ電極を形成する第12の工程を備え
   たことを特徴とする半導体装置の製造方法。 ２ シリコン膜に多結晶シリコン膜を用い、第３
   の工程では、多結晶シリコン膜を全上面に形成し
   第２伝導形の不純物を導入後パターニングを施し
   てベース層上の一部からこれに接する分離領域の
   上にわたつて残すことを特徴とする特許請求の範
   囲第１項記載の半導体装置の製造方法。