JPS61147572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61147572A JPS61147572A JP59271239A JP27123984A JPS61147572A JP S61147572 A JPS61147572 A JP S61147572A JP 59271239 A JP59271239 A JP 59271239A JP 27123984 A JP27123984 A JP 27123984A JP S61147572 A JPS61147572 A JP S61147572A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野Ｊ
この発明は半導体装置およびその製造方法に関し、特に
バイポーラ形半導体集積回路装置（以下ｒＢＩＰ−ＩＣ
Ｊという。）におけるトランジスタの電極引き出し部の
形成方法の改良に関するものである。
バイポーラ形半導体集積回路装置（以下ｒＢＩＰ−ＩＣ
Ｊという。）におけるトランジスタの電極引き出し部の
形成方法の改良に関するものである。
［従来の技術］
一般に、ＢＩＰ＝ＩＣにおけるトランジスタは、ｐｎｎ
接合分離１択択酸化技術用いた酸化膜分離。
接合分離１択択酸化技術用いた酸化膜分離。
または３重拡散を用いる方法などによって電気的に独立
した島内に形成される。ここでは酸化膜分離法によって
ｎｐｎ トランジスタを形成する方法について述べる。
した島内に形成される。ここでは酸化膜分離法によって
ｎｐｎ トランジスタを形成する方法について述べる。
もちろん、これ以外の上記各種分離法を用いる場合、さ
らにはｐｎｐ トランジスタについても適用できるもの
である。
らにはｐｎｐ トランジスタについても適用できるもの
である。
第４図（ａ ）〜（ｅ）は従来の製造方法の主要工程段
階における状態を示す断面図である。以下この図につい
て従来の方法を簡単に・説明する。低不純物濃度のｐ形
（ｐ−形）シリコン基板１にコレクタ埋込層となる高不
純物濃度のｎ形（ｎ″形）層２を選択的に形成した後、
それらの上にｎ−形エピタキシャル１３を成長させる［
第４図（ａ）］。次に、下敷酸化膜１０１の上に形成し
た窒化膜２０１をマスクとして選択酸化を施して厚い分
離酸化膜１０２を形成するが、このときこの分離酸化膜
１０２の下にはチャンネルカット用のｐ形層４が同時に
形成される［第４図（ｂ）］。次に、上述の選択酸化用
のマスクとして用いた窒化ｆｆ！２０１を下敷酸化膜１
０１とともに除去して、改めてイオン注入保護用の酸化
膜１０３を形成し、フォトレジスト膜（この段階でのフ
ォトレジスト膜は図示せず）をマスクとして、外部ベー
ス層となるｐ＋形層５を、さらに、上記フォトレジスト
膜を除去し、改めてフォトレジスト＃３０１を形成し、
これをマスクとして活性ベース層となるｐ形１ｌ１６を
イオン注入法によって形成するし第４図（Ｃ）］。続い
て、フォトレジスト膜３０１を除去し、一般に７オスシ
リケートガラス（ＰＳＧ）からなるパッシベーション膜
４０１を被着させ、ベースイオン注入１１５．６のアニ
ールとＰＳＧＩＩ４０１の焼き締めとを兼ねた熱処理を
行なって、中間段階の外部ベース層５１および活性ベー
ス１６１とした侵、ＰＳＧＩＩＩ４０１に所要のエミッ
タ電極用コンタクト孔７０およびコレクタ電極用コンタ
クト孔８０を形成して、イオン注入法によってエミッタ
層となるべきｎ＋形層７およびコレク夕電極取出層とな
るべきｎ＋形層８を形成する［第４図（ｄ）］。その後
、各イオン注入層をアニールして、外部ベース層５２お
よび活性ベース層６２を完成させるとともにエミッタ層
７１およびコレクタ電極取出１１８１を形成した後に、
ベース電極取出用開孔５０を形成し、各開孔５０，７０
および８０に電極の突き抜は防止用の金属シリサイド［
白金シリサイド（Ｐｔ −８１）、パラジウムシリサイ
ド（Ｐｄ −８ｉ ）など］膜５０１を形成した上で、
アルミニウム（１ｍ＞のような低抵抗金属によってベー
ス電極配！１１９．エミッタ電極配置１１０およびコレ
クタ電極配ｗＡ１１を形成する［第４図（ｅ）］。第５
図はこの従来方法で製造されたトランジスタの平面パタ
ーン図である。
階における状態を示す断面図である。以下この図につい
て従来の方法を簡単に・説明する。低不純物濃度のｐ形
（ｐ−形）シリコン基板１にコレクタ埋込層となる高不
純物濃度のｎ形（ｎ″形）層２を選択的に形成した後、
それらの上にｎ−形エピタキシャル１３を成長させる［
第４図（ａ）］。次に、下敷酸化膜１０１の上に形成し
た窒化膜２０１をマスクとして選択酸化を施して厚い分
離酸化膜１０２を形成するが、このときこの分離酸化膜
１０２の下にはチャンネルカット用のｐ形層４が同時に
形成される［第４図（ｂ）］。次に、上述の選択酸化用
のマスクとして用いた窒化ｆｆ！２０１を下敷酸化膜１
０１とともに除去して、改めてイオン注入保護用の酸化
膜１０３を形成し、フォトレジスト膜（この段階でのフ
ォトレジスト膜は図示せず）をマスクとして、外部ベー
ス層となるｐ＋形層５を、さらに、上記フォトレジスト
膜を除去し、改めてフォトレジスト＃３０１を形成し、
これをマスクとして活性ベース層となるｐ形１ｌ１６を
イオン注入法によって形成するし第４図（Ｃ）］。続い
て、フォトレジスト膜３０１を除去し、一般に７オスシ
リケートガラス（ＰＳＧ）からなるパッシベーション膜
４０１を被着させ、ベースイオン注入１１５．６のアニ
ールとＰＳＧＩＩ４０１の焼き締めとを兼ねた熱処理を
行なって、中間段階の外部ベース層５１および活性ベー
ス１６１とした侵、ＰＳＧＩＩＩ４０１に所要のエミッ
タ電極用コンタクト孔７０およびコレクタ電極用コンタ
クト孔８０を形成して、イオン注入法によってエミッタ
層となるべきｎ＋形層７およびコレク夕電極取出層とな
るべきｎ＋形層８を形成する［第４図（ｄ）］。その後
、各イオン注入層をアニールして、外部ベース層５２お
よび活性ベース層６２を完成させるとともにエミッタ層
７１およびコレクタ電極取出１１８１を形成した後に、
ベース電極取出用開孔５０を形成し、各開孔５０，７０
および８０に電極の突き抜は防止用の金属シリサイド［
白金シリサイド（Ｐｔ −８１）、パラジウムシリサイ
ド（Ｐｄ −８ｉ ）など］膜５０１を形成した上で、
アルミニウム（１ｍ＞のような低抵抗金属によってベー
ス電極配！１１９．エミッタ電極配置１１０およびコレ
クタ電極配ｗＡ１１を形成する［第４図（ｅ）］。第５
図はこの従来方法で製造されたトランジスタの平面パタ
ーン図である。
［発明が解決しようとする問題点］
ところで、トランジスタの周波数特性はベース・コレク
タ容器およびベース抵抗などに依存し、周波数特性の向
上に、はこれらを小さくする必要がある。上記構造では
ベース抵抗を低下するためにｐ＋形外部ベースＦＩＩ５
２を設けたのであるが、これはベース・コレクタ容量の
増大を招くという欠点がある。また、第５図においてエ
ミッタ層７１と分離酸化膜境界Ａとの間のベース領域は
非活性領域でベース・コレクタ容量を増大さすため、エ
ミッタ層７１が分離酸化膜に接したウォールド・エミッ
タ構造とする方法がある。しかし、この方法では第６図
に示すように種々の欠点が生じる。
タ容器およびベース抵抗などに依存し、周波数特性の向
上に、はこれらを小さくする必要がある。上記構造では
ベース抵抗を低下するためにｐ＋形外部ベースＦＩＩ５
２を設けたのであるが、これはベース・コレクタ容量の
増大を招くという欠点がある。また、第５図においてエ
ミッタ層７１と分離酸化膜境界Ａとの間のベース領域は
非活性領域でベース・コレクタ容量を増大さすため、エ
ミッタ層７１が分離酸化膜に接したウォールド・エミッ
タ構造とする方法がある。しかし、この方法では第６図
に示すように種々の欠点が生じる。
第５図のＸ−Ｘ線断面の一部を第６図に示し、第６図（
ａ ）はベース形成のためにフォトレジスト膜３０１を
マスクとしてボロン注入したところで、次いでウォール
ド・エミッタ構造では第６図（ｂ）のＡで示されるよう
に分離酸化膜１０２境界でエツチングが進み、エミッタ
Ｈ７１が第６図（ｃ）のＢのように深くなる。したがっ
て、電流増幅率の制御性の低下、さらには第６図（Ｃ）
のＢのところでエミッターコレクタのショートの危険性
が大きい。また、ベース抵抗は第５図中のエミッタ層７
１とベース電極取出用開孔５ｏとの距ＨＩＤ＋にも依存
し、従来のものでは、ベース電極配線９とエミッタ電極
配［１１０との間隔と、各電極配線９．１０の各開孔５
０，７０からのはみ出し分との合計距離となっており、
フォトエツチングの精度を向上して電極配線間隔を小さ
くしても、上記はみ出し分はどうしても残る。さらに、
ベース抵抗を減少さす方法として第７図に示すようなダ
ブル・ベース構造とすることが多々ある。しかし、従来
法ではベース電極取出しなどでベース領域が増大してベ
ース・コレクタ容器の増大を招く欠点がある。
ａ ）はベース形成のためにフォトレジスト膜３０１を
マスクとしてボロン注入したところで、次いでウォール
ド・エミッタ構造では第６図（ｂ）のＡで示されるよう
に分離酸化膜１０２境界でエツチングが進み、エミッタ
Ｈ７１が第６図（ｃ）のＢのように深くなる。したがっ
て、電流増幅率の制御性の低下、さらには第６図（Ｃ）
のＢのところでエミッターコレクタのショートの危険性
が大きい。また、ベース抵抗は第５図中のエミッタ層７
１とベース電極取出用開孔５ｏとの距ＨＩＤ＋にも依存
し、従来のものでは、ベース電極配線９とエミッタ電極
配［１１０との間隔と、各電極配線９．１０の各開孔５
０，７０からのはみ出し分との合計距離となっており、
フォトエツチングの精度を向上して電極配線間隔を小さ
くしても、上記はみ出し分はどうしても残る。さらに、
ベース抵抗を減少さす方法として第７図に示すようなダ
ブル・ベース構造とすることが多々ある。しかし、従来
法ではベース電極取出しなどでベース領域が増大してベ
ース・コレクタ容器の増大を招く欠点がある。
この発明はかかる問題点を解決するためになされたもの
で、その第１の目的は周波数特性の良好な半導体装置を
提供することであり、その第２の目的は上記のような半
導体装置の製造方法を提供することである。
で、その第１の目的は周波数特性の良好な半導体装置を
提供することであり、その第２の目的は上記のような半
導体装置の製造方法を提供することである。
［問題点を解決するための手段］
第１の発明に係る半導体装置は、自己整合的に、エミッ
タ層上のシリコン膜およびこのシリコン膜上の第１金属
シリサイド膜と、ベース層上の第２金属シリサイド膜間
に絶縁咬を形成してベース−エミッタ電極間を絶縁した
ものである。
タ層上のシリコン膜およびこのシリコン膜上の第１金属
シリサイド膜と、ベース層上の第２金属シリサイド膜間
に絶縁咬を形成してベース−エミッタ電極間を絶縁した
ものである。
第２の発明に係る半導体装置の製造方法は、第１導電型
の半導体基板上に半導体素子を分離する分離領域を形成
し、次に、この分離領域で囲まれる上記基板上にシリコ
ン膜を形成し、次に、窒化膜をマスクとしてシリコン膜
を選択酸化して、第１酸化膜、エミッタ層およびコレク
タ電極取出層となるべき領域にそれぞれ接続される上記
シリコン膜を形成し、次に、第１酸化膜をマスクとして
上記各領域に接続されるシリコン膜に第１ｓ電形の不純
物を導入し、次に、ベース層となるべき領域上の第１酸
化膜を除去して、第２導電形不純物を一部エミッタ層と
なるべき＠域に接続されるシリコン膜を通してベース層
となるべき領域に導入し、次に、シリコン膜から第１導
電形の不純物をエミッタ層となるべき領域に拡散してエ
ミッタ層を形成し、これと同時に、上記導入された第２
導電形の不純物をさらに上記基板に拡散してベース層を
形成する。
の半導体基板上に半導体素子を分離する分離領域を形成
し、次に、この分離領域で囲まれる上記基板上にシリコ
ン膜を形成し、次に、窒化膜をマスクとしてシリコン膜
を選択酸化して、第１酸化膜、エミッタ層およびコレク
タ電極取出層となるべき領域にそれぞれ接続される上記
シリコン膜を形成し、次に、第１酸化膜をマスクとして
上記各領域に接続されるシリコン膜に第１ｓ電形の不純
物を導入し、次に、ベース層となるべき領域上の第１酸
化膜を除去して、第２導電形不純物を一部エミッタ層と
なるべき＠域に接続されるシリコン膜を通してベース層
となるべき領域に導入し、次に、シリコン膜から第１導
電形の不純物をエミッタ層となるべき領域に拡散してエ
ミッタ層を形成し、これと同時に、上記導入された第２
導電形の不純物をさらに上記基板に拡散してベース層を
形成する。
［作用］
第１の発明においては、エミッタ層上のシリコン膜およ
びこのシリコン膜上の第１金属シリサイド躾と、ベース
層上の第２金属シリサイドＩＩｑ間には絶縁膜が介在す
るだけであるので、エミッターベース間隔はほぼこの絶
縁膜の膜厚となって小さくなる。
びこのシリコン膜上の第１金属シリサイド躾と、ベース
層上の第２金属シリサイドＩＩｑ間には絶縁膜が介在す
るだけであるので、エミッターベース間隔はほぼこの絶
縁膜の膜厚となって小さくなる。
第２の発明においては、第１導電形の不純物をエミッタ
層となるべき領域に拡散してエミッタ層を形成し、これ
と同時に、第２導電形の不純物をさらに第１導電形の半
導体基板に拡散してベース層を形成するので、エミッタ
層とベース層がほぼ平行に形成されエミッタ層が分離領
域に接するように形成される。
層となるべき領域に拡散してエミッタ層を形成し、これ
と同時に、第２導電形の不純物をさらに第１導電形の半
導体基板に拡散してベース層を形成するので、エミッタ
層とベース層がほぼ平行に形成されエミッタ層が分離領
域に接するように形成される。
［実施例］
第１図（ａ ）〜（ｆ）はこの発明の一実施例による製
造方法の主要工程段階における状態を示す断面図である
。まず、第４図（ｂ）に示す状態までは従来と同様に、
ｐ−形シリコン基板１にｎ＋形コレクタ埋込層２．ｎ−
形エピタキシャル層３゜チャンネルカット用ｐ形層４お
よび分１１酸化ｍ１０２を形成した後、第４図（ｂ ）
における窒化膜２０１および下敷酸化膜１０１を除去し
、ポリシリコン膜６００を被着させて窒化膜２０２を続
いて被着させた侵、後のコレクタ電極取出層およびエミ
ッタ層となるべき領域の窒化膜が残るようにバターニン
グする［第１図（ａ）］。ここで、もちろん窒化膜２０
２の下にポリシリコン膜表面を酸化した下敷酸化ｌ１ｌ
Ｉ（図示せず）を用いることも、また下敷酸化膜なしで
窒化膜２０２のパターニングに際して、ポリシリコン膜
６００表面が少しエツチングされてもよい。次に、窒化
膜２０２をマスクとしてポリシリコン！１１６００を選
択的に酸化して酸化膜１０４を形成し、これをマスクと
してポリシリコン１１１６００にｎ＋形不純物を導入し
てポリシリコン１１１６０１．６０２を形成する［第１
図（ｂ）］。このとき選択酸化はポリシリコン膜６００
のみならず若干〇−形半導体基板３をも酸化される程度
行なう。次に、ベース層となるべき領域５．６の酸化膜
１０４をフォトレジスト膜３０３をマスクとして除去す
るとともに、ｐ形不純物をフォトレジスト喚３０３をマ
スクとしてイオン注入する［第１図（Ｃ）］。ここで、
活性ベース層となるべき領域６は後のエミッタ電極の一
部となるべきポリシリコンＩＩｊ＄６０３を通してｐ形
不純物がイオン注入されるために、外部ベース層となる
べき領域５に比べ浅くなる。次に、ｐ形不純物のイオン
注入層のアニーリングおよびポリシリコンｌ’１６０３
，６０４からのｎ＋形不純物の拡散を同時に行なった後
に低温で酸化を行なう。外部ベース１５２は活性ベース
層６２よりも若干深くかつ低抵抗で形成され、エミッタ
層７１とコレクタ電極取出層８１が形成される。低１
（８００℃〜９００℃程度）での酸化を行なってｎ＋形
層のポリシリコン膜６０２．６０３上に厚い酸化膜１０
５を、またｐ＋形層のシリコン基板５２上に薄い酸化１
ｔ！Ｊ１０７を形成するし第１図（ｄ）］。これはよく
知られたようにｎ＋形不純物の燐や砒素が高濃度に入っ
たシリコンおよびポリシリコンでは低温はど増速酸化が
行なわれることを使用している。次に、酸化！１１１０
７全面とポリシリコン膜６０３．６０４上の酸化膜１０
５をポリシリコン膜６０３の側壁を残すように異方性エ
ツチング（以下ＲＩＥと記す）して、ｐｔ、ｐｄ、Ｔｉ
。
造方法の主要工程段階における状態を示す断面図である
。まず、第４図（ｂ）に示す状態までは従来と同様に、
ｐ−形シリコン基板１にｎ＋形コレクタ埋込層２．ｎ−
形エピタキシャル層３゜チャンネルカット用ｐ形層４お
よび分１１酸化ｍ１０２を形成した後、第４図（ｂ ）
における窒化膜２０１および下敷酸化膜１０１を除去し
、ポリシリコン膜６００を被着させて窒化膜２０２を続
いて被着させた侵、後のコレクタ電極取出層およびエミ
ッタ層となるべき領域の窒化膜が残るようにバターニン
グする［第１図（ａ）］。ここで、もちろん窒化膜２０
２の下にポリシリコン膜表面を酸化した下敷酸化ｌ１ｌ
Ｉ（図示せず）を用いることも、また下敷酸化膜なしで
窒化膜２０２のパターニングに際して、ポリシリコン膜
６００表面が少しエツチングされてもよい。次に、窒化
膜２０２をマスクとしてポリシリコン！１１６００を選
択的に酸化して酸化膜１０４を形成し、これをマスクと
してポリシリコン１１１６００にｎ＋形不純物を導入し
てポリシリコン１１１６０１．６０２を形成する［第１
図（ｂ）］。このとき選択酸化はポリシリコン膜６００
のみならず若干〇−形半導体基板３をも酸化される程度
行なう。次に、ベース層となるべき領域５．６の酸化膜
１０４をフォトレジスト膜３０３をマスクとして除去す
るとともに、ｐ形不純物をフォトレジスト喚３０３をマ
スクとしてイオン注入する［第１図（Ｃ）］。ここで、
活性ベース層となるべき領域６は後のエミッタ電極の一
部となるべきポリシリコンＩＩｊ＄６０３を通してｐ形
不純物がイオン注入されるために、外部ベース層となる
べき領域５に比べ浅くなる。次に、ｐ形不純物のイオン
注入層のアニーリングおよびポリシリコンｌ’１６０３
，６０４からのｎ＋形不純物の拡散を同時に行なった後
に低温で酸化を行なう。外部ベース１５２は活性ベース
層６２よりも若干深くかつ低抵抗で形成され、エミッタ
層７１とコレクタ電極取出層８１が形成される。低１
（８００℃〜９００℃程度）での酸化を行なってｎ＋形
層のポリシリコン膜６０２．６０３上に厚い酸化膜１０
５を、またｐ＋形層のシリコン基板５２上に薄い酸化１
ｔ！Ｊ１０７を形成するし第１図（ｄ）］。これはよく
知られたようにｎ＋形不純物の燐や砒素が高濃度に入っ
たシリコンおよびポリシリコンでは低温はど増速酸化が
行なわれることを使用している。次に、酸化！１１１０
７全面とポリシリコン膜６０３．６０４上の酸化膜１０
５をポリシリコン膜６０３の側壁を残すように異方性エ
ツチング（以下ＲＩＥと記す）して、ｐｔ、ｐｄ、Ｔｉ
。
Ｗ、ＭＯなどのシリコンおよびポリシリコン膜との間に
金属シリサイドを形成する金属層（図示せず）を全上面
に蒸着またはスバッタングによって形成した侵、シンタ
リングを行なって金属シリサイド１Ｉ５０１．．５０２
をシリコン基体の露出面およびポリシリコン膜６０３．
６０４表面上に形成してから金属シリサイド膜を残して
金属層を王水などでエツチング除去するし第１図（ｅ）
］。次に、パッシベーション膜４０１を被着させた後に
この膜に選択エツチングを施してベース電極用コンタク
ト孔５０．エミッタ電極用コンタクト孔７０（図示せず
）およびコレクタＮ極用コンタクト孔８０を形成した後
、たとえばＡｆｌ、などの低抵抗金属によってベース電
極配線９．エミッタ電極配線１０（図示せず）およびコ
レクタ電極配ｌ１１１１をそれぞれ形成する［第１図（
ｆ）］。第１図（ｆ ）かられかるように、ベース電極
配ｌ１Ｉ９につながる低抵抗金属シリサイド膜５０１が
エミッタ［７１のすぐ近くまであって、ベース抵抗は非
常に小さくなる。エミッターベース間隔は、はぼポリシ
リコン膜６０３１１１１壁の酸化膜１０５の膜厚で゛
ある。ベース電極（ここでは金属シリサイド膜５０１
）のエミッタ層７１へのショートを防止する方法として
、第１図（ｄ ）上に窒化膜を被着してＲＩＥによって
ポリシリコン膜６０３の１１１１１のみ残した後に、再
びＲＩＥによって酸化１１１０５を除去してポリシリコ
ン！１１６０３側壁に酸化膜−窒化膜を残す方法もある
。
金属シリサイドを形成する金属層（図示せず）を全上面
に蒸着またはスバッタングによって形成した侵、シンタ
リングを行なって金属シリサイド１Ｉ５０１．．５０２
をシリコン基体の露出面およびポリシリコン膜６０３．
６０４表面上に形成してから金属シリサイド膜を残して
金属層を王水などでエツチング除去するし第１図（ｅ）
］。次に、パッシベーション膜４０１を被着させた後に
この膜に選択エツチングを施してベース電極用コンタク
ト孔５０．エミッタ電極用コンタクト孔７０（図示せず
）およびコレクタＮ極用コンタクト孔８０を形成した後
、たとえばＡｆｌ、などの低抵抗金属によってベース電
極配線９．エミッタ電極配線１０（図示せず）およびコ
レクタ電極配ｌ１１１１をそれぞれ形成する［第１図（
ｆ）］。第１図（ｆ ）かられかるように、ベース電極
配ｌ１Ｉ９につながる低抵抗金属シリサイド膜５０１が
エミッタ［７１のすぐ近くまであって、ベース抵抗は非
常に小さくなる。エミッターベース間隔は、はぼポリシ
リコン膜６０３１１１１壁の酸化膜１０５の膜厚で゛
ある。ベース電極（ここでは金属シリサイド膜５０１
）のエミッタ層７１へのショートを防止する方法として
、第１図（ｄ ）上に窒化膜を被着してＲＩＥによって
ポリシリコン膜６０３の１１１１１のみ残した後に、再
びＲＩＥによって酸化１１１０５を除去してポリシリコ
ン！１１６０３側壁に酸化膜−窒化膜を残す方法もある
。
第２図はこのようにして製造された従来法の第５図に対
応するトランジスタの平面パターン図である。この図に
示すように、エミッタ電極配＊ｉ０につながる金属シリ
サイド躾５０２により低抵抗化されたポリシリコン膜６
０３はエミッタ層７１の拡散源となっていることから、
図中のＡのところでエミッタ層７１が分離酸化膜１０２
に接することになる。また、第６図の従来のようにベー
ス幅が分離酸化膜１０２近傍で狭くなることなく、第３
図に示すようにエミッタ層７１と活性ベース層６２はポ
リシリコンｍ６０３を通して同時に形成されるのでほぼ
平行であってベース幅は一定である。したがって、ベー
ス面積が、エミッターベース電極間の領域がなくなって
いることと合わせて大幅に小さくなりベース・コレクタ
容量が低減される。また、第２図に見られるように、ベ
ース電極配線９につながる金属シリサイド１１１５０１
はエミッタ層７１の三方周囲に形成されているため、自
動的にダブル・ベース構造となっておりベース領域の増
大なくしてベース抵抗が大幅に小さくなる。
応するトランジスタの平面パターン図である。この図に
示すように、エミッタ電極配＊ｉ０につながる金属シリ
サイド躾５０２により低抵抗化されたポリシリコン膜６
０３はエミッタ層７１の拡散源となっていることから、
図中のＡのところでエミッタ層７１が分離酸化膜１０２
に接することになる。また、第６図の従来のようにベー
ス幅が分離酸化膜１０２近傍で狭くなることなく、第３
図に示すようにエミッタ層７１と活性ベース層６２はポ
リシリコンｍ６０３を通して同時に形成されるのでほぼ
平行であってベース幅は一定である。したがって、ベー
ス面積が、エミッターベース電極間の領域がなくなって
いることと合わせて大幅に小さくなりベース・コレクタ
容量が低減される。また、第２図に見られるように、ベ
ース電極配線９につながる金属シリサイド１１１５０１
はエミッタ層７１の三方周囲に形成されているため、自
動的にダブル・ベース構造となっておりベース領域の増
大なくしてベース抵抗が大幅に小さくなる。
［発明の効果］
以上のように第１の発明によれば、エミッタ層上のシリ
コン模およびこのシリコン膜上の第１金属シリサイド膜
と、ベース層上の第２金属シリサイド膜間には絶縁膜が
介在するだけであるので、エミッターベース間隔を実効
的に小さくでき、このためベース抵抗が小さくなって半
導体装置の周波数特性が向上する。
コン模およびこのシリコン膜上の第１金属シリサイド膜
と、ベース層上の第２金属シリサイド膜間には絶縁膜が
介在するだけであるので、エミッターベース間隔を実効
的に小さくでき、このためベース抵抗が小さくなって半
導体装置の周波数特性が向上する。
また、第２の発明によれば、第１導電形の不純物をエミ
ッタ層となるべき領域に拡散してエミッタ層を形成し、
これと同時に、第２導電形の不純物をさらに第１導電形
の半導体基板に拡散してベース層を形成するので、エミ
ッタ層とベース層をほぼ平行に形成できエミッタ層を分
離ＷＡ域に接するように形成することができる。このた
め、非活性ベース領域が大幅に低減されてベース抵抗が
小さくなり、周波数特性を向上できる半導体装置の製造
が可能となる。
ッタ層となるべき領域に拡散してエミッタ層を形成し、
これと同時に、第２導電形の不純物をさらに第１導電形
の半導体基板に拡散してベース層を形成するので、エミ
ッタ層とベース層をほぼ平行に形成できエミッタ層を分
離ＷＡ域に接するように形成することができる。このた
め、非活性ベース領域が大幅に低減されてベース抵抗が
小さくなり、周波数特性を向上できる半導体装置の製造
が可能となる。
第１図（ａ）〜（ｆ）はこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図である。 第２図はこの害施例の方法で製造されたトランジスタの
平面パターン図である。 第３図はこの発明においてエミッタ層が分ｌ１１１酸化
膜に接した場合の断面模式図である。 第４図（ａ ’）〜（ｅ ）は従来の製造方法の主要工
程段階における状態を示す断面図である。 第５図は従来方法で製造されたトランジスタの平面パタ
ーン図である。 接するように形成した場合の断面模式図である。 第７図は従来方法で製造されたダブル・ベース構造のト
ランジスタの平面パターン図である。 図において、１はｐ−形シリコン基板、２はｎ“形コレ
クタ埋込層、３はｎ−形エピタキシャル層、５は外部ベ
ース層となるべき領域、５２は外部ベース層、６は活性
ベース層となるべき領域、６２は活性ベース層、７１は
エミッタ層、８１はコレクタ電極取出層、９はベース電
極配線、１０はエミッタ電極配線、１１はコレクタ電極
配線、５０はベース電極用コンタクト孔、７０はエミッ
タ電極用コンタクト孔、８０はコレクタ電極用コンタク
ト孔、１０２は分離酸化膜、１０５．１０７は酸化膜、
２０２は窒化膜、３０３はフォトレジスト膜、４０１は
パッシベーション膜、５０１゜５０２は金属シリサイド
膜、６００，６０１，６０２．６０３．６０４はポリシ
リコン膜である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１
図 第１ｒ１Ｍ ／］； エミッタ４ １０７ ：
酸化ｎ糺第１ 図 第２図 コリＩ η：エミッタを檜配惜 第３Ｆ！！Ｊ 第４図 第４図 第６ＦｇＪ
方法の主要工程段階における状態を示す断面図である。 第２図はこの害施例の方法で製造されたトランジスタの
平面パターン図である。 第３図はこの発明においてエミッタ層が分ｌ１１１酸化
膜に接した場合の断面模式図である。 第４図（ａ ’）〜（ｅ ）は従来の製造方法の主要工
程段階における状態を示す断面図である。 第５図は従来方法で製造されたトランジスタの平面パタ
ーン図である。 接するように形成した場合の断面模式図である。 第７図は従来方法で製造されたダブル・ベース構造のト
ランジスタの平面パターン図である。 図において、１はｐ−形シリコン基板、２はｎ“形コレ
クタ埋込層、３はｎ−形エピタキシャル層、５は外部ベ
ース層となるべき領域、５２は外部ベース層、６は活性
ベース層となるべき領域、６２は活性ベース層、７１は
エミッタ層、８１はコレクタ電極取出層、９はベース電
極配線、１０はエミッタ電極配線、１１はコレクタ電極
配線、５０はベース電極用コンタクト孔、７０はエミッ
タ電極用コンタクト孔、８０はコレクタ電極用コンタク
ト孔、１０２は分離酸化膜、１０５．１０７は酸化膜、
２０２は窒化膜、３０３はフォトレジスト膜、４０１は
パッシベーション膜、５０１゜５０２は金属シリサイド
膜、６００，６０１，６０２．６０３．６０４はポリシ
リコン膜である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１
図 第１ｒ１Ｍ ／］； エミッタ４ １０７ ：
酸化ｎ糺第１ 図 第２図 コリＩ η：エミッタを檜配惜 第３Ｆ！！Ｊ 第４図 第４図 第６ＦｇＪ
Claims (4)
- （１）第１導電形の半導体基板と、 前記半導体基板上に形成される第２導電形のベース層と
、 前記ベース層上の一部に形成される第１導電形のエミッ
タ層と、 前記エミッタ層上に形成され、第１導電形の不純物が導
入されたシリコン膜と、 前記シリコン膜上に形成され、エミッタ電極に接続され
る第１金属シリサイド膜と、 前記ベース層上に形成され、ベース電極に接続される第
２金属シリサイド膜と、 前記シリコン膜および前記第１金属シリサイド膜と、前
記第２金属シリサイド膜間に形成される酸化膜を含む絶
縁膜とを備えたことを特徴とする半導体装置。 - （２）さらに、前記半導体基板上に形成され、半導体素
子を分離する分離領域を備え、 前記シリコン膜の周囲の一方のみが前記分離領域に接し
ているとともに、前記シリコン膜の周囲の残りの三方に
前記第２金属シリサイド膜が形成されている特許請求の
範囲第１項記載の半導体装置。 - （３）第１導電形の半導体基板上に半導体素子を分離す
る分離領域を形成するステップと、前記分離領域で囲ま
れる前記半導体基板上にシリコン膜を形成するステップ
と、 前記シリコン膜上に選択的に窒化膜を形成するステップ
と、 前記窒化膜をマスクとして前記シリコン膜を選択酸化し
て第１酸化膜を形成し、かつ該第１酸化膜によつてエミ
ッタ層となるべき領域に接続される前記シリコン膜およ
びコレクタ電極取出層となるべき領域に接続される前記
シリコン膜を形成するステップと、 前記第１酸化膜をマスクとして、第１導電形の不純物を
前記エミッタ層となるべき領域に接続される前記シリコ
ン膜および前記コレクタ電極取出層となるべき領域に接
続される前記シリコン膜に導入するステップと、 ベース層となるべき領域上の前記第１酸化膜を除去する
ステップと、 第２導電形不純物を一部前記エミッタ層となるべき領域
に接続される前記シリコン膜を通して前記ベース層とな
るべき領域に導入するステップと、前記第１導電形の不
純物が導入された前記シリコン膜から前記第１導電形の
不純物を前記エミッタ層となるべき領域に拡散してエミ
ッタ層形成し、これと同時に、前記ベース層となるべき
領域の前記導入された第２導電形の不純物をさらに前記
半導体基板に拡散してベース層を形成するステップとを
備える半導体装置の製造方法。 - （４）さらに、少なくとも前記エミッタ層上の前記第１
導電形の不純物が導入された前記シリコン膜、および前
記ベース層を低温で酸化して、これらの上に第２酸化膜
を形成するステップと、前記エミッタ層上の前記第１導
電形の不純物が導入された前記シリコン膜の側部の前記
第２酸化膜を残して他の第２酸化膜を除去するステップ
と、少なくとも前記エミッタ層上の前記第１導電形の不
純物が導入された前記シリコン膜上、および前記ベース
層上に金属シリサイド膜を形成するステップと、 前記分離領域および該分離領域で囲まれ前記各ステップ
を経た領域上に保護膜を形成し、該保護膜に設けた開孔
を通して前記エミッタ層上位置にエミッタ電極、前記ベ
ース層上位置にベース電極および前記コレクタ電極取出
層上位置にコレクタ電極を形成するステップとを備える
特許請求の範囲第３項記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271239A JPH0611053B2 (ja) | 1984-12-20 | 1984-12-20 | 半導体装置の製造方法 |
| GB08531025A GB2168845B (en) | 1984-12-20 | 1985-12-17 | Bipolar transistor integrated circuit and method of manufacturing the same |
| US07/121,912 US4803174A (en) | 1984-12-20 | 1987-11-17 | Bipolar transistor integrated circuit and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271239A JPH0611053B2 (ja) | 1984-12-20 | 1984-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61147572A true JPS61147572A (ja) | 1986-07-05 |
| JPH0611053B2 JPH0611053B2 (ja) | 1994-02-09 |
Family
ID=17497289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59271239A Expired - Lifetime JPH0611053B2 (ja) | 1984-12-20 | 1984-12-20 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4803174A (ja) |
| JP (1) | JPH0611053B2 (ja) |
| GB (1) | GB2168845B (ja) |
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