JPS61107772A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は半導体装置の製造方法にかかり、特に、バイ
ポーラ型半導体集積回路装置（以下、ＢＩＰ−ＩＣとい
う。〉におけるトランジスタの電極引出部の形成方法の
改良に関するものである。

［従来の技術］ 一般に、ＢＴＰ−ｒｃにおけるトランジスタは、ｐｎ接
合分離、選択酸化技術を用いた酸化膜分離、または３重
拡散を用いる方法などによって電気的に独立した島内に
形成される。ここでは酸化膜分離法によってｎｐｎ　ト
ランジスタを形成する方法を一例として述べる。もちろ
ん、これ以外の上記各種分離法を用いる場合、さらには
ｐｎｏ　トランジスタについても適用できるものである
。

第７図（ａ　）〜（Ｃ）は従来の製造方法の主要工程段
階における状態を示す断面図である。以下、この図につ
いて従来の方法を簡単に説明する。低不純物Ｓ度のｐ型
（ｐ−型）シリコン基板１にコレクタ埋め込み層となる
高不純物濃度のｎ型（ｎ÷型）層２を選択的に形成した
侵、それらの上にｎ−型エピタキシャル層３を成長させ
る［第７図（ａ）］。次に、下敷酸化ＦＪＩＯＩの上に
形成した窒化膜２０１をマスクとして選択酸化を施して
厚い分ｌｌ＋１酸化膜１０２を形成する。このとき、分
離酸化膜１０２の下にはチャンネルカット用のρ型層４
が同時に形成される［第７図（ｂ）］、。次に、上述の
選択酸化用マスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去し、改めてイオン注入保護用の酸
化膜１０３を形成する。

フォトレジストｍ（この段階でのフォトレジスト膜は図
示せず）をマスクとして、外部ベース層となるｐ＋型后
５を形成する。さらに、上記フォトレジスト膜を除去し
、改めてフォトレジスト膜３０１を形成し、これをマス
クとして活性ベース層となるｐ型層６をイオン注入法に
よって形成する［第７図（Ｃ）］。続いて、フォトレジ
ストＷ１４３０１を除去し、一般にホスシリケートガラ
ス（ＰＳＧ）からなるパッシベーション１＄４０１を被
着させ、ベースイオン注入溝５，６のアニールとＰＳＧ
ｆｍ４０１の焼き締とを兼ねた熱処理を行なって、中間
段階の外部ベース層５１および活性ベース層６１とする
。その後、ＰＳＧ膜４０１に所要の開孔７０および８０
を形成して、イオン注入法によってエミッタ層となるべ
きｎ＋型層７およびコレクタ電極取出層となるべきｎ＋
型層８を形成する［第７図（ｄ）］。各イオン注入層を
アニールして、外部ベース１５２および活性ベース層６
２を完成させるとともに、エミッタ層７１１５よびコレ
クタ電極取出層８１を形成した侵に、ベース電極取出用
の開孔５０を形成し、各開孔部５０，７０および８０に
電極の突接は防止用の金属シリサイド［白金シリサイド
（Ｐｔ　−３ｔ　＞、パラジウムシリサイド（Ｐｄ　−
８ｉ　）など］膜５０１を形成した上で、アルミニウム
（Ａｌｌ＞のような低抵抗金属によってベース電極配線
９．エミッタ電極配線１０およびコレクタ電極配線１１
を形成する［第７図（ｅ）］。

［発明が解決しようとする問題点］ 第８図および第９図は上述の従来方法で製造されたバイ
ポーラ型トランジスタの平面パターン図である。第８図
は第７図（ｅ）に相当するシングル・ベース構造で、第
９図はダブル・ベース構造となっている。ところで、ト
ランジスタの周波数Ｗｔｔはベース・コレクタ容量およ
びベース抵抗などに依存し、周波数特性の向上にはこれ
らを小さくする必要がある。上記構造では、ベース抵抗
を低下させるためにｐ＋型外部ベース層５２を設けたの
であるが、これはベース・コレクタ容量の増大を招くと
いう欠点がある。また、ベース抵抗はエミッタ層７１と
ベース電極取出開孔５０との距離り、にも依存し、従来
のものではベース電極配ｆ！Ｊ９とエミッタ爲極配置１
０との間隔と各電極配？Ｑ９．１０の各開孔５０，７０
からのはみ出し部分との合計距離となっており、フォト
エツチングの粘度を向上して電極配線間隔を小さくして
も、上記はみ出し分はどうしても残る。さらに、よく知
られχいるように、ベース抵抗を低減するために、第９
図に示すようなダブル・ベース構造とすることがある。

このとき、第８図のエミッタ長し１に比べて、第９図の
エミッタ長Ｌ２は、高電流。

高周波動作ではエミッタのベース電極に対向したエツジ
部しか働かないと考えられるので少し小さくてよい。し
かし、ダブル・ベース構造にした場合、ベース面積が大
幅に増大し、さらに、ベース配置領域も増大する。

それゆえに、この発明の目的は、上述の欠点を除去し、
ベース・コレクタ容量およびベース抵抗を小さくし、バ
イポーラ型トランジスタの周波数特性を向上させる半導
体装置の製造方法を提供することである。

し問題点を解決するための手段］ この発明における製造工程においては、ベース電極をポ
リシリコン族と金属シリサイドとの重積層を介して活性
ベース領域から直接取出し、また、ベース・コンタクト
開孔部形成をエミッタ電極取出用のポリシリコン層を一
部マスクとして用いで行ない、さらにエミッタ電極取出
用およびコレクタ電極取出用のポリシリコン層の側壁に
酸化膜を形成する。また、ダブルベース構造におい°Ｃ
は、ベース？１８ｉの一部を分離同上に延在するように
、またエミッタ′：４ｉｆｊ４用開孔をエミッタ層上か
らずらして形成する。

［作用］　、 この発明においては、高不純物濃度の外部ベース層をな
くしたこと、また、エミッタ層とベース電極開口との距
離の中に両電極配線の間口からのはみ出し分を組入れる
必要がなく、この距離を短縮し、さらに各電極用ポリシ
リコン層間の分離を良くしている。したがって、ベース
抵抗およびベース・コレクタ容量を減少させ、さらにダ
ブルベース構造においても、ベース面°積の増大を小さ
くし、さらにベース配ｔｅａ域も小さぐ、してベース・
コレクタ容１の増大を防いでいる。また各ｆｆｔｉはポ
リシリコン膜と金属シリサイド膜との重積層になってい
るので、従来よりコンタクト抵抗を低抵抗化することが
できる。

し発明の実施例］ 第１図（ａ　＞〜（１）はこの１明の一実施例における
製造方法の主要工程段階における状態を示す断面図であ
り、第７図の従来例と同等部分は同一符号で示す。ます
、第７図（ｂ）に示す状態までは従来と同様に、ｐ−型
シリコン基板１にｎ＋型コレクタ埋め込みＭ２．ｎ−型
エピタキシャル朋３．チャンネルカット用ｐ型！！４お
よび分忽用酸化膜１０２を形成する。そのうち、第７因
（ｂ）における窒化１９２０１および下敷酸化ＰＡ１０
１を除去し、改めてイオン注入保護用のａ化膿１０３を
形成し、図示しないフォトレジストマスクを介して活性
ベース層となるｐｆｊ：！！’１６をイオン注入法によ
って形成する。次に、従来と異なり、ベース電極間孔と
なるべきｗＡ域近傍の上記酸化膜１０３を除去し、その
除去部分を含めて全上面にポリシリコン膜６０１を被着
させるし第１図＜８）］。

ポリシリコン膜６０１の表面にｐ型不純物を全面に導入
してから、シンタリングを行なうことによってｐ型層６
を中間段階の活性ベース領域６１とする。ポリシリコン
膜６０１を選択エツチング除去し、改めて酸化を行ない
酸化膜１０３があった位置に酸化膜１０５を、残された
ポリシリコン膜６０１の上に酸化膜１０６を形成する。

さらに全表面にＰＳＧ膜４０１を形成するし第１図（ｂ
）１。フォトレジストマスク（図示ゼず）を用いた選択
エツチングによって、エミッタ層およびコレクタ電極取
出層となるべき領域の酸化膜１０５およびＰＳＧ１４０
１を除去する。次に、ポリシリコンＩｔ！６０２を被着
させて、このポリシリコン族にｎ型子Ｍ１？Ｉを高濃度
にイオン注入した後シンタリングを行ないポリシリコン
膜から不純物を拡散させてエミッタ図となるべきｎ＋型
層７１およびコレクタ電橋取出層となるべきｎ＋型層８
１を形成する（第１図（Ｃ）　］。上記拡散源となった
ポリシリコン膜部分６０２．６０３のみを残すように選
択エツチングした侵、フォトレジストＩＩＩ　３０２を
マスクとしてベース・コンタクト用の窓開けを行なう。

このとき、フォトレジスト膜３０２は上記エミッタ層形
成用ポリシリコン膜６０２からベース・コンタクト側へ
はみ出さないようにされ、上記ポリシリコン膜を一部マ
スクとしてベース・コンタクト部とそれに続くポリシリ
コン膜６０１上（ＤＷ’ｌ膜１０６．ＰＳＧＩＦＪ４０
１！エツチング除去している［第１図（ｄ）１゜低温（
８００℃〜９００℃程度）での酸化を行なってｎ十層の
ポリシリコン膜６０２．６０３上に厚い酸化１！！１１
１０８を、またＯＦＦ！のシリコン基板６２とｏ”Ｍの
ポリシリコン膜６０１上に薄い酸化膜１０７を形成する
。これはよく知られたように、ｎ“不純物のリンや砒素
が高濃度に入ったシリコンおよびポリシリコンでは低温
はど増幅酸化が行なわれることを使用している［第１図
（ｅ）］。次に、減圧Ｃ■Ｄなどで窒化膜を全表面に形
成した後、ＲＩＥ＜Ｒｅａｃｔｉｖｅ　Ｊｏｎ　　Ｅｔ
ｃｈｉｎｇ）などで異方性全面エッチを行ない、酸化１
１１２１０７．１０８の側壁にのみ窒化１１１１０１を
残す［第１図（ｆ）］、次に、酸化膜エッチを行ない窒
化膜を全面除去し、ざらにポリシリコンＭ６０１の側壁
に残った薄い酸化膜をウォッシュアウトすることによっ
てポリシリフン膜６０１，６０２．６０３の表面が現わ
れる［第１図（ｇ＞）、次に、ｐｔ、ｐｄ、　Ｔ＋　、
ｗ。

ＭＯｔＫどのシリコンおよびポリシリコン膜との間に金
属シリサイドを形成する金属Ｍ（図示せず）を全上面に
蒸着またはスバッタリ°ングによって形成した後、シン
タリングを行なって金属シリサイド膜５０１，５０２を
シリコン基体の露出面およびポリシリコン膣６０１，６
０２．６０３表面の上に形成してから金属シリサイド膜
を残して金属層を王水などでエツチング除去する［第１
図（ｈ）］。パッシベーション用窒化膜２０２（Ｗ化膜
でもよい）を被着させた後にこの窒化Ｉｌ！Ｊ２０２お
よび酸化膜１０８に選択エツチングを施してベース電極
用コンタクト孔５０．エミッタ電極用コンタクト孔７０
およびコレクタ７ｆｆｌＩ用コンタクト孔８０を形成し
た後、たとえばＡｕなどの低抵抗金属によってベースＴ
Ｘ橘配徨９．エミッタ電極配線１０およびコレクタ電極
配置１１１１をそれぞれ形成する［第１図ζ１）］。

さらに、伯の一実ｔＭ例としてベース電橋の一部となる
ポリシリコン膜６０１の形成に際して、第２図に示すよ
うに、第１図（ａ）での酸化膜１０３のエツチングを過
剰に行なうことによりシリコン島３の側壁にポリシリコ
ンｆｆ１６０１が接するようになり、第１図（＋＋　＞
中のポリシリコン膜６０１のベース層６２との接面９０
が小さくてよくベース面の縮小が行なえる。酸化膜のエ
ツチングはポリシリコン膜６０１からの拡散！！！６３
がベース層６２の深さと同程度となることが耐圧の関係
から最も良い。またポリシリコン１９６０１の形成をベ
ース層６２の形成前に行なってベース層の深さの制御と
結晶欠陥防止の向上を行なうことができる。

第３図はこのようにして製造された従来法の第８図に対
応するトランジスタの平面パターン図である。第３図に
示すようにエミッタＩＩ！！７１とベース電極９につな
がっているポリシリコン膜６０１および金現シリサイド
膜５０１との距離Ｄ２は拡散のための窓開は部（７１に
相当）と拡散源となるポリシリコン膜６０１との重ね合
わせ部分で決定されるので、従来の第８図に示した距ｔ
ＩＤ、に比べて小さくできる。ベース抵抗はその分だけ
小さくなるのみでなく、従来のｐ＋型外部ベース層５２
（数１０Ω／ロｉｏｏΩ７／口）の代わりに低比抵抗の
金属シリサイド膜５０１　＜＠０７′口〜数１０Ω／口
〉を用゛いたので小さくなる。さらに、ｐ＋梨型外ベー
ス層５２を用いず、ベースＷ！Ｉ６２自体若干小さくな
っているので、ベース・コレクタ容量も小さくなり、ト
ランジスタの周波数特性は改良される。しかしながら、
第５図で示すように、ベース電極となるポリシリコンｇ
ｌｆ６０１は分離エツジに合わせ（図中矢印Ａ）、エミ
ッタ・コンタクトも分離エツジに合わせ（図中矢印Ｂ）
、さらにエミッタのポリシリコン膜６０２はコンタクト
に合わせ（図中矢印Ｃ）るために、ポリシリコンＩＱ　
ＩＦ　ＩＩ　Ｌ）は写真製版の重ね合わせ精度によって
決まり、最悪の第５図（ｂ）、（Ｃ）の場合のようにポ
リシリコン間隔りがＯから正常のときの３倍にも大きく
変化する。そこで、第４図のようにダブル・ベース１３
ｍとすることによって、第６図のように写真製版がＲ悪
になってもベースｔ４極−エミッタ拡散の距ｍ　Ｄ　２
は設計通りとなる。さらに、従来のダブル・ベースｆｌ
ｌ造と異なって、第４図に示すように両側のベース電極
となるポリシリコン膜を分！！１酸化膜上にはみ出すよ
うに形成してベース面積を縮小したので、コレクタ電極
６０３はベースおよびエミッタに対向した位置に形成さ
れている。なお、両側のベース電極のポリシリコン膜を
Ａｍ配線で接続したが、シリサイドで低抵抗にされたポ
リシリコン膜で直接接続して−からＡ庭電極配線をして
ももちろん同様の性能が得られる。

［発明の効果］ 以上説明したように、この発明によれば、エミッタの両
側にベース電極をポリシリコン膜と金属シリサイド膜と
の２瓜層で引出ベース層に隣接する分離酸化膜上に形成
し、エミッタ電極の一部をポリシリコン膜で形成してこ
のポリシリコン膜をマスクとして上記ベースの金属シリ
サイド膜形成のためのベース・コンタクト開けを行なっ
たので、ベース′Ｒ極取出領域とエミッタ層との距離を
小さくしベース抵抗を小さくすることができる。ざらに
、コレクタ電極、エミッタ電極をポリシリコン膜と金属
′シリサイド膜で形成しているためコンタクト抵抗が小
さくなり、その結果コレクタ抵抗。

エミッタ抵抗を小さくすることができる。また、高不純
物濃、麿の外部ベース層を設けないので、ベース・コレ
クタ間客層を小さくでき、周波数特性の良好なトランジ
スタが得られるなどの効果がある。

【図面の簡単な説明】

第１図（ａ）〜（＋）は本発明の一実施例による製造方
法の主要工程段階における状態を示す断面図である。第
２図は本発明の他の実施例による製造方法の主要工程段
階の断面図である。第３図。 第４図はこの実施例の方法で製造されたトランジスタの
平面パターン図である。第５図および第６図は写真製版
の重ね合わせ精度によるＤ２の変動を示す断面図である
。第７図（ａ）〜（ｅ）は従来の製造方法の主要工程段
階における状態を示す断面図である。第８図および第９
図は従来の方法で製造されたバイポーラ型トランジスタ
の平面パターン図である。 図において、１はｐ−型シリコン基板、３はｎ−型エピ
タキシャル層（第１伝導型磨）、６．６１．６２はベー
ス層、７．７１はエミッタ層、８゜８１はコレクタ電極
取出層、９はベース電極、１０はエミッタ電極、１１シ
ユコレクタ電極、１０２は分離酸化膜上１０１，１０５
，１０６．’１０７゜１０８はシリコン酸化１％、１１
０はシリコン窟化膜、２０１．２０２は窒化膜、３０２
はレジスト膜、４０１はＰＳＧ膜（絶縁膜）、６０１，
６０２．６０３はシリコン膜、５００．５０１は金属シ
リサイド膜である。 なお、図中、同符号は同一または相当部を示す。 代理人　　　大　　岩　　増　　雄 萬１　図 渠１図 第１図 箕１　図 萬２図 １θを 萬３図 名４図 萬５図 １０λ 篤６閉 ６２：　へ−ス令 ５０１、４′４シリサイド１會 冥ワ図 Ｉｆ）Ｊ：坂化炙 嘉ワロ ９．　ベースｔ＆配線ｔｔ−ｏｔ：　　レジスト明町ｌ
Ｏ：　　　エミ　フ）７電蝕画−身今ヒＩｌニ　　フレ
７７°１ブｉ：憂：１紀Ｉｔ萬８図 萬ｑ圀 手続補正書（自発） ６０２、１９ 昭和　　年　　月　　日 特許庁長官殿　　　　　　　　　　　　　　　　　　ｊ
が１、事件の表示　　　特願昭５９−２３０６１２号２
、発明の名称 半導体装置の製造方法 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明ｍ書の発明の詳細な説明の欄 ６、補正の内容 明細書第３頁第１４行の「投入」を「注入」に訂正する
。 以上

Claims (2)

【特許請求の範囲】
1. （１）ダブルベース構造のバイポーラ型トランジスタか
   らなる半導体装置の製造方法であつて、半導体基体の表
   面部に分離領域に囲まれコレクタ領域を構成すべき第１
   伝導型層を形成する第１の工程、この第１伝導型層の表
   面部の一部に第２伝導型のベース層を形成する第２の工
   程、上記ベース層上のエミッタ層が形成される部分の両
   側の一部からこれに接する上記分離領域の上にわたつて
   シリコン膜を形成する第３の工程、上記ベース層上を含
   む上記第１伝導型層の表面上および上記シリコン膜の上
   にシリコン酸化膜を形成する第４の工程、上記シリコン
   酸化膜に選択エッチングを施してコレクタ電極取出層を
   形成すべき部分およびエミッタ層を形成すべき部分の上
   の上記シリコン酸化膜を除去する第５の工程、この工程
   後シリコン膜を形成し第１伝導型の不純物を高濃度に導
   入した後、アニーリングを施して上記コレクタ電極取出
   層を形成すべき部分および上記エミッタ層を形成すべき
   部分に第１伝導型の不純物を上記シリコン膜から拡散さ
   せてエミッタ層およびコレクタ電極取出層を形成する第
   ６の工程、上記シリコン膜がエミッタ層およびコレクタ
   電極取出層を覆い隠す部分を除いて上記シリコン膜を選
   択的に除去する第７の工程、上記シリコン膜の一部を含
   めて選択的に上記ベース層上およびシリコン膜上の酸化
   膜を除去する第８の工程、第１伝導型の不純物が高濃度
   に導入された少なくともエミッタ層上のシリコン膜上に
   厚い酸化膜をおよび第８の工程であらわにされたベース
   電極形成部上に薄い酸化膜を比較的低温で酸化すること
   によって形成する第９の工程、上記酸化膜上にシリコン
   窒化膜を形成した後異方性全面エッチを行ないシリコン
   膜の側壁のみに窒化膜を残す第１０の工程、前記第１０
   の工程で露出した酸化膜をエッチングする第１１の工程
   、前記第１０の工程で残された窒化膜を全面除去する第
   １２の工程、前記第１２の工程でべース電極形成部上に
   残された薄い酸化膜をウォッシユアウトする第１３の工
   程、上記ベース電極取出層および上記ベース層上のシリ
   コン膜の上に金属シリサイド膜を形成する第１４の工程
   、ならびに上記分離領域の上および上記分離領域で囲ま
   れ上記各工程を経た領域上に保護膜を形成しそれぞれこ
   の保護膜に設けた開口を通して上記シリコン膜上位置に
   ベース電極、エミッタ層上位置にエミッタ電極およびコ
   レクタ電極取出層上位置にコレクタ電極を形成する第１
   ５の工程を備えたことを特徴とする半導体装置の製造方
   法。
2. （２）前記シリコン膜は多結晶シリコン膜であり、前記
   第３の工程は、多結晶シリコン膜を全上面に形成し、第
   ２伝導型の不純物を投入後、パターニングを施してベー
   ス層上の一部からこれに接する分離領域の上にわたって
   残すことを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。